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1、如何实现 HDMI 2 1 的源端测试 Tektronix Roger Du 目录 HDMI 版本演进 2 FRL 模式 2 HDMI2 1 Source 和 Sink 的 Link Training procedure 3 HDMI2 1 FRL 测试项目 8 测试 Pattern 和 Data Rate 的实现 9 HFR1 1 Source FRL Electrical DC Common Mode 11 HFR1 2 Source FRL Electrical Vse max Vse min 11 HFR1 3 Source FRL Electrical TRISE TFALL 12
2、HFR1 4 Source FRL Electrical Inter Pair Skew 12 HFR1 5 Source FRL Electrical FRL Rates 300ppm 13 HFR1 6 Source FRL Electrical Data Jitter Rj 13 HFR1 7 Source FRL Electrical Data Eye Diagram 14 HFR1 8 Source FRL Electrical AC Common Mode Noise 16 HFR1 9 Source FRL Electrical FFE Monotonicity 16 解决方案和
3、配置 19 Tekexpress FRL 设置 21 HDMI 版本演进 Version 1 4b 2 0 2 1 FRL mode Date release 2009 5 2013 9 2017 11 Max Resolution 4K 30Hz 4K 60Hz 8K 60Hz 4K 120Hz Max Clock rate MHz 340 148 5 Embedded Clock Data ratio 1 10 1 40 NA Max Data rate channel Gbps 3 4 6 12 Max Total throughput Gbps 10 2 18 48 YCbCr 4 2
4、 0 Support No Yes Yes Note 原有 HDMI2 0 的部分归属到 HDMI2 1 中 为了习惯 以下仍称为 HDMI2 0 目前市面上 HDMI 主流标准是 1 4b 和 2 0 对应支持的最大分辨率 刷新率分别是 4K 30Hz 和 4K 60Hz 随着对更高分辨率和刷新率需求的增加 HDMI 协会于 2017 年 11 月推出了 HDMI2 1 版本 增加了 FRL Fixed Rate Link 模式 支持 8K 60Hz 和 4K 120Hz FRL 具体的变化 HDMI 接口的独立时钟信号改为 嵌入在数据中 在接收端使用时钟恢复单元恢 复出时钟 用于传递音视频
5、数据的 channel 最多为 4 个 每个 channel 最高支持 12Gpbs 的速 率 编码方式从 8b 10b 变为 16b 18b 编码效率更高 FRL 模式 接口物理形式没有变化 原来的 TMDS Clock channel 重定义为 FRL lane3 TMDS Data 0 1 2 分别 对应 FRL lane 0 1 2 如下图所示 FRL 模式 只有 3 lanes 和 4 lanes 工作模式 3 lanes 工作模式下 仅仅支持 3 Gbps 和 6Gbps 两种速率 未使用的 Lane3 source 和 sink 都需 要使用差分 50 150 端接 4 lane
6、s 工作模式下 支持 6 8 10 12 Gbps 四种速率 HDMI2 1 Source 和 Sink 的 Link Training procedure Source 首先要读取 Sink 的 EDID EDID 是 I2C 地址为 0 xA0 0 xA1 长度为 256 字节的存储空间 包 含 Sink 所支持的分辨率和最高速率等信息 输出 sink 所支持的分辨率 速率 Source 不能输出 Sink EDID 未支持的分辨率 速率 支持 HDMI2 1 的 Sink 一定要在 EDID 的 HF VSDB 对应字节把 SCDC Present 设置为 1 Max FRL Rate
7、设置范围是 1 到 6 数字 0 代表不支持 FRL 模式 其他值为保留值 在 SCDC 中把 Sink version 设置为 1 Max FRL Rate 值具体含义如下 数字 1 代表仅仅支持 3 lanes 模式下的 3Gbps 速率 其他速率和 lane 配置不支持 数字 3 代表支持 3 lanes 模式下的 3Gbps 和 6Gbps 速率 4 lanes 模式下仅仅支持 6Gbps 速率 其 他速率不支持 其他数字的含义类推 Status and Control Data Channel Structure SCDC 是 I2C 地址为 0 xA8 A9 的存储空间 用于 So
8、urce 和 Sink 沟通交换状态和控制信息 部分字 节 Source 和 Sink 都可以读写 与 EDID 不同 EDID 对 source 是只读的 HDMI2 1 Source 和 Sink 沟通过程中 会使用到 Sink version Update Flags Sink Configuration Status Flags 等信息 FRL Link Training Procedure 支持 FRL 模式的 Source 和 Sink 首次建立连接 需要进行 Link Training 更新 FRL rate 也需要进行 Link Training 首次 Training 会依次
9、经历 4 个 link training state LT State Source Behavior Sink Behavior LTS 1 Read EDID 读取解析 EDID 后 判断 Sink 是否支持 FRL mode 满足以下 3 个条件为支持 FRL Max Rate 0 SCDC present 1 Sink Version 0 提供 EDID 和设置 SCDC LTS 2 Prepare for FRL Source 反复查询 直到 SCDC FLT Ready 为 1 设置 FRL Rate 和 FFE level Sink 准备好 link training 时 把 S
10、CDC FLT Ready 设置为 1 LTS 3 Training in progress 根据 Ln x LTP req 寄存器值 发出相应 pattern Ln x LTP req 0 进入下个 LTS P 状态 设置 FRL Start 0 通过 Ln x LTP req 寄存器 为每个 lane 请求 pattern LTS P FRL training passed 开始 FRL 传输 查询 FRL Start 1 才开始音视频传输 检测到 FRL 传输后 设置 FRL Start 1 准备接收音视频 Source TX 测试都是在 LTS 3 状态下完成 测试设备把 SCDC F
11、LT no timeout 设置为 1 这样 source 超过 LT Tflt 200ms 时 才不会退出 FRL LT 状态 测试项目需要 pattern 和 FFE level 也是在 这个状态下请求和发出的 当 Link 更新 FRL rate 时 会使用到状态 LTS 4 Update FRL Rate 当 Link training 失败或者超时 会进入状态 LTS L Legacy TMDS Source 和 Sink 工作在 TMDS 模 式 也就是 HDMI1 4b 2 0 模式 Link training 状态转换也可以参考下图 HDMI2 1 FRL 测试项目 Total
12、 jitter Deterministic jitter Differential swing voltage Intra pair skew 是 informative 测试项目的要求 项目 HDMI1 4b 2 0 HDMI2 1 Pattern 没有 pattern 要求 输出相应分辨率即可 需要相应 pattern 共定义了 8 种 Link Training Pattern 依次简写为 LTP1 LTP8 其中 LTP5 只在 FRL Lane0 上传输 LTP6 7 8 依次对 应到 FRL Lane1 2 3 串扰 NA 计算眼图时 需要考虑其他 lane 引入的串扰 Data
13、Rate 1 4b 测试的速率与分辨率对应 常测的有 0 27 742 5 1 485 2 97 Gbps 2 0 测试的速率与分辨率对应 常测的有 3 71 4 45 5 94Gbps 2 1 测试信号速率与分辨率无法 是固定速率 3 6 8 10 12Gbps 以眼图为例 1 4b 要求测试所有速率下的眼图 2 0 和 2 1 只要求测试最大速率和最小速率的眼图 测试 Pattern 和 Data Rate 的实现 测试项目需要的 pattern Sink 在 SCDC offset 0 x41 42 的 Ln x LTP req 位置设定 例如 Lane 0 需 要 LTP5 时 Sin
14、k 需要在 offset 0 x41 的 bit0 bit4 写入 0b0101 这是 LTP5 在 Link training pattern 列表的 code Source 读取到 Ln0 LTP req 为 0b0101 时 就需要在 Lane0 上输出 LTP5 测试 Data Rate 设定 由 Source 在 SCDC offset 0 x31 位置的 sink Configuration 中设定 例如需要测试 12Gbps 速率时 Source 在 FRL Rate 位置写入 0 x6 若支持 FFE 测试项目 FFE level 通过 FFE level 位置设定 规范定义
15、TxFFE0 TxFFE3 四种 level 可 写入的值为 0 3 其他值为保留值 HFR1 1 Source FRL Electrical DC Common Mode Test Point Victim Lane Aggressor Lane Min UIs Data Rate Low Limit High Limit TP1 LTP5 6 7 8 LTP5 6 7 8 3 73728 UIs Min AVCC 800mV AVCC 30mV Note AVCC 3 3V 验证差分信号的直流偏置电压 以测试 Lane0 为例 Lane0 发送 LTP5 码型 其他 aggressor L
16、ane1 2 3 分别发送 LTP 6 7 8 码型 报告示例 HFR1 2 Source FRL Electrical Vse max Vse min Test Point Victim Lane Aggressor Lane Min UIs Data Rate Low Limit High Limit TP1 LTP5 6 7 8 LTP5 6 7 8 3 73728 UIs Min DC common mode 375mV DC common mode 375mV 测量每个 lane 的差分信号的 data 和 data 的最大值和最小值 DC Common mode 的值来自 HFR1 1 测量值 例如以下示例的 limit High limit 2765 1868 375 3140 1868mv Low limit 2765 1868 375 2390 1868mV 报告示例 HFR1 3 Source FRL Electrical TRISE TFALL Test Point Victim Lane Aggressor Lane Min UIs Data Rate Low
