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1、1. 设计思路 在测量、自动控制、通信和遥控等许多技术领域都要用到各种各样的波形信号，这些不同的波形信号是由波形发生器产生的。任意波形发生器的设计通常分为基于传统的设计方法和基于直接数字频率合成的设计方法两种。传统的任意波形发生器采用可变时钟和计数器寻址波形存储器表，其取样时频率较高，对硬件的要求也较高，而且常需多级分频或采用高性能的锁相环，其中分频式的任意波形发生器频率分辨率低，锁相式的任意波形发生器频率切换速度慢。而基于dds技术的任意波形发生器不仅能实现高稳定度、高精度、高分辨率的要求，还具有体积小、价格便宜的特点，是一种很有发展前途的信号源。直接数字频率合成技术是根据奈奎斯特采样定律，
2、从连续信号的相位出发将一个正弦信号取样、量化、编码，形成一个正弦函数表，存于RAM 中；合成时，通过改变相位累加器的频率控制字来改变相位增量。相位增量不同，一个周期内的取样点数不同。因角频率，在取样频率不变的情况下，通过改变相位累加器的频率控制字，将这种变化的相位幅值量化的数字信号通过10转换及低通滤波器即可得到合成的相位变化的模拟信号频率。相位累加器的结构如图2所示，由N位字长的二进制加法器与一个时钟取样所得的N位二进制相位累加寄存器级联构成，加法器的一个出入端与相位寄存器的输出端相连，另一个输入端是外部的频率控制字K。每来一个时钟脉冲，加法器将频率控制数据与累加寄存器输出的累加相位数据相加
3、，把相加后的结果送至累加寄存器的数据输入端。累加寄存器将加法器在上一个时钟作用后所产生的新相位数据反馈到加法器的输入端，以使加法器在下一个时钟的作用下继续与频率控制数据相加。这样，相位累加器在参考时钟的作用下，进行线性相位累加，当相位累加器加满时就会产生一个溢出，完成一个周期性的动作，这个周期就是DDS合成信号的一个频率周期，累加器的溢出频率就是DDS输出信号频率。2. 技术指标本设计要求的波形发生器可产生正弦波、方波、三角波以及便于产生频率可变而且具有高分辨率的波形。它要求频率范围在0MHz-40MHZ，要求幅值范围在-10V-+10V.。3.系统方案在此设计中的基于DDS技术的信号发生器，
4、是通过单片机编程将控制字并行送入DDS芯片AD9850，然后又AD9850产生波形输出，即采用基于相位累加器的数字频率合成法，利用直接数字芯片AD9850产生波形。在该芯片中继承了相位累加器、正弦查询表、D/A转换器以及高速比较器。我们再加入单片机、滤波器和一个微分电路就可以实现我们所要的波形了。要想实现我们所要的频率和幅度值，因为在DDS系统中决定频率大小的是频率控制字，所以我们可以通过键盘由用户键入十进制数，再由单片机编程控制将十进制转化成对应的二进制，然后送入AD9850产生波形。而幅值是通过条幅电路实现的。4. 原理图 键盘 单片机 AD9850 调理电路 外围电路 图4.1 原理图此
5、系统主要是由键盘、接口电路、8051.、AD9850芯片及调理电路组成的，外围电路包含在单片机的复位电路和振荡电路中，调理电路部分由低通滤波器、调幅电路和微分电路组成，所以做出简略原理图如上。完整电路图及PCB板图附于最后。5. 单元电路设计5.1单片机选择所选单片机为MCS-51单片机系列中的8051，下图为单片机结构框图 图5.1 单片机MCS-51系列结构框图8051包括8个部分：1、中央处理器（CPU）2、内部数据存储器（内部RAM）3、内部程序存储器（内部ROM）4、定时器/计数器 5、并行I/O 6、串行口 7、中断控制系统 8、时钟电路MCS-51 虽然是一个单片机芯片，但作为计
6、算机应该具有的基本部件它都包括，因此实际上它已经是一个简单的微型计算机系统了。MCS-51的信号引脚介绍： 图5.2 8051引脚图信号引脚介绍在系统扩展时，ALE用于控制把P0口输出的低8位地址锁存起来，以实现低位地址和数据的隔离。此外由于ALE是以晶振六分之一的固定频率输出的正脉冲，因此可作为外部时钟或外部定时脉冲使用。由于本题使用P3口为单片机的重要控制信号口，所以选择P3.1、P3.2口的第二功能信号，其功能列表如下：表5-1 所需引脚第二功能表5.2 AD9850的管脚介绍AD9850采用了先进的CMOS工艺，支持5 V和3.3V两种供电电压，在3.3V供电时功耗仅为155 mW，扩
7、展工业级温度为一40+80。支持并行或串行输入控制接口形式，最大支持时钟频率为125MHz，此时输出的频率分辨率达00291 Hz。采用28脚SSOP表面封装形式，其管脚功能如图所示。 图5.3 AD9850引脚图5.3 AD9850的工作原理 AD9850内古可编程DDS系统和高速比较器，能实现全数字编程控制的频率合成。可编程DDS系统的核心是相位累加器。它由一个加法器和一个N位相位寄存器组成，N一般为2432。每来一个外部参考时钟。相位寄存器便以步长M递加。相位寄存器的输出与相位控制字相加后可输入到正弦查询表地址上。正弦查询表包含一个正弦波周期的数字幅度信息，每一个地址对应正弦波中0360
8、范围的一个相位点。查询表把输人地址的相位信息映射成正弦波幅度信号。然后驱动DAC以输出模拟量。 相位寄存器每过2NM个外部参考时钟后返回到初始状态一次，相位正弦查询表每一个循环也回到初始位置，从而使整个DDS系统输出一个正弦波。输出的正弦波周期To=Tc2NM，频率out=Mfc2N，Tc、fc分别为外部参考时钟的周期和频率。AD9850采用32位的相位累加器将信号截断成14位输入到正弦查询表，查询表的输出再被截断成10位后输入到DAC，DAC再输出两个互补的电流。DAC满量程输出电流通过一个外接电阻RSET调节，调节关系为ISET=32(1.148VRSET)，RSET的典型值是39k。将D
9、AC的输出经低通滤波后接到AD9850内部的高速比较器上即可直接输出一个抖动很小的方波。AD9850对输入的标准正弦波，进行直接数字合成。输人信号频率最高为fclk=125MHz，可生成0一fclk2范围内的任意频率正弦波和方波。AD9850在接上精密时钟源和写入频率相位控制字之间后就可产生一个频率和相位都可编程控制的模拟正弦波输出。此正弦波可直接用作频率信号源或经内部的高速比较器转换为方渡输出。在125MHz的时钟下，32位的频率控制字可使AD9850的输出频率分辨率达0.0291Hz；并具有5位相位控制位，而且允许相位按增量180、90、45、22.5、11.25或这些值的组合进行调整。下
10、图为AD9850系统的功能框图 图5.4 AD9850功能框图5.4 AD9850的控制字与控制时序 AD9850有40位控制字，32位用于频率控制，5位用于相位控制，1位用于电源休眠(Pbwerdown)控制，2位用于选择工作方式。这40位控制字可通过并行方式或申行方式输入到AD9850，下图是控制字并行输入的控制时序图，在并行装人方式中，通过8位总线D0-D7将可数据输入到寄存器，在重复5次之后再在FQ-UD上升沿把40位数据从输入寄存器装入到频率相位数据寄存器(更新DDS输出频率和相位)，同时把地址指针复位到第一个输入寄存器。接着在wCLK的上升沿装入8位数据，并把指针指向下一个输入寄存
11、器，连续5个wCLK上升沿后，WcLK的边沿就不再起作用，直到复位信号或FQUD上升沿把地址指针复位到第一个寄存器。在串行输入方式，wCLK上升沿把25引脚的一位数据串行移入，当移动40位后，用一个FQ-UD脉冲即可更新输出频率和相位。下图是相应的控制字串行输入的控制时序图。AD9850的复位(RESET)信号为高电平有效，且脉冲宽度不小于5个参考时钟周期。AD9850的参考时钟频率一般远高于单片机的时钟频率，因此AD9850的复位(RESET)端可与单片机的复位端直接相连。 图5.5 控制字并/串行控制注入时序5.5AD9850与8051的并行接口电路设计I/O方式的并行接口电路比较简单，但
12、占用单片机资源相对较多，图是I/O方式并行接口的电路图，AD9850的数据线DOD7与P1口相连，FQ-UD和W-CLK分别与P30(10引脚)和P3.1(11引脚)相连，所有的时序关系均可通过软件控制实现。 图5.6 AD9852与8051并行电路接口设计将DDS控制字从高至低存放于30H至34H中，发送控制字的程序清单如下： MOV R0#05H MOV R1#30HDD：MOV P1R1 SETB P31 CLR P31 INC R1 DJNZ R0，DD SETB P30 CLR P30END 在程序中，每将一字节的数据送到Pl口后，必须将P31(W-CLK)置高。在其上升沿，AD98
13、50接收与P1口相连的数据线上的数据，然后将P31置低，并准备下一字节的发送，连续发送5个字节后，须将P3.0(FQ-UD)再次置高，以使AD9850根据刚输入的控制字更改频率和相位输出，随后再置P3.0为低，准备下一组发送。单片机的P3.0、P3.1引脚为串行口，当被占用时，WCLK和FQUD引脚也可与其它I/O脚相连，这时需要修改相应的发送程序。5.6调幅电路设计 在AD9850内集成的D/A转换器输出的信号须经低通滤波后才能得到我们想要的信号，AD9850内的D/A转换器是属于电流输出型的，而低通滤波器输入的信号时电压信号，这就需要在他们之间加入I/V转换电路（调幅电路）来实现电流和电压
14、的转换。I/V转换电路有多种方式，在这里我们使用双极性输出的I/V转换电路。 图5.7 调幅电路 上图为I/V转换电路，可通过改变VEF极性的方式来改变输出电压的极性来实现，其输出电压公式为 表5-1 变化范围对应表5.7滤波电路设计本题中在低通滤波部分采用的是压控电源型二阶滤波电路，如下图所示。 图5.8 滤波电路根据对低通滤波电路截止频率的要求，首先选择C值。电容的选择原则见表5-2，滤波电路的品质因数Q=0.707，这时的幅频特性最平坦，接近于理想低通滤波的幅频特性。但为了使输出的信号不发生改变，也即增益放大倍数为1，这时需要在滤波电路后再加一个放大器来降低它的增益放大倍数。 表5-2 电容选择表5.8放大电路设计信号经滤波器后，电压被放大了1.586倍，为保持原信号，需采用反向放大器将现在的信号缩小。根据滤波器的放大倍数，设R25=16K，R26=10K，R27=6K。 图5.9 放大电路5.
