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1、华 中 科 技 大 学 课 程 设 计 报 告数字电路与逻辑设计课程设计报告团队成员姓名班级学号贡献百分比课程设计实验部分：实验完成情况、时间（亮点、完成、部分完成）总分（实验部分70% +报告30%）设计1设计2检查结果检查名次检查老师报告人 ： 实验指导教师： 报告批阅教师： 计算机科学与技术学院2016 年 9月 28日数字逻辑课程设计学生工作表 班 级姓 名学 号验收时间（教师填写）（学生填写）课设进度记录（学生填写）各自承担课程设计具体工作量记录1、姓名： （1）设计1：a.顶层clock模块的编写和测试b.分钟秒钟clock60模块的编写和测试c.分频 dclk 、dclk2模块的
2、编写和测试d.led灯模块的编写和测试（2）设计2：a.电梯状态判断模块的编写和测试b.电梯运行控制模块的编写和测试c.电梯开关门模块的编写和测试d.主模块的编写和各个模块的整合e.电梯指示灯模块的编写和测试2、姓名： （1）设计1：a.降频dclk3模块的编写和测试b.整点提示ring模块的编写和测试c.小时clock24模块的编写（2）设计2：a.降频dclk模块的编写和测试b.电梯升降模块的编写和测试c数码显示管模块的编写和测试3、难点、亮点（1）电子钟设计中，修改时间的功能中，可以实现快速地，自动加、减修改时间，方便快捷。其难点在于如何实现快速修改和如何实现又加又减修改，具体解决方法见
3、下文。（2）电梯设计中，亮点有：每个按键都有指示灯，很明确哪一层有请求，到了该层灯就灭了。这个设计难点在于按键区分上下键，状态转移条件多，输入变量繁多日期进度9.21（1）接受任务；（2）决定设计1的题目和二人的任务分配；（3）大体明确设计1的整体结构设计；9.22（1） 完成设计1的降频 clock60模块编写和测试；（2） 协助测试clock24模块；9.23（1） 完成设计1整点提示led灯模块编写和测试；（2） 编写时钟 dclk 、dclk2模块。9.24（1） 完成设计1的顶层clock模块编写和测试；（2） 完成与主模块的变量统一。9.26（1） 决定设计2的题目和二人任务分配；
4、（2）大体明确设计2的整体结构设计；9.27（1） 完成设计2电梯状态判断和电梯运行控制模块的编写和测试；（2） 协助同组调试bug9.28（1） 完成电梯开关门模块和电梯指示灯模块的编写和测试（2） 整合主模块9.29（1）编写报告9.30（2） 编写报告实验平台故障记录（学生填写，请注明实验平台的编号）无故障。重要说明1、 时间安排：课内2周。2、 验收准备：1） 完成本表学生应该填写部分；2） 同组的每位学生必须都能以独自完成的方式应对任何形式的验收；3） 完成课程设计报告书（格式参见模板）；4） 将源程序和报告的电子文档交班长。3、 检查过程： 1） 提交验收准备材料，请求老师验收，之
5、后按验收老师的要求做；2） 在开发平台上根据验收老师的要求进行演示；3） 检查过程中独立回答老师提出的相关问题；4） 验收老师有权根据具体情况调整验收的内容与方式；5） 验收完成后关闭电源，整理好设备。4、 评分标准：1) 同组者工作量的分配；2) 在完成控制器基本要求外，有亮点为加分项；3) 在规定时间内完成控制器基本要求；4) 在规定时间内完成控制器部分基本要求；5) 检查时间。5、 课程设计判定为不合格的一些情形： （本人已阅读此条款1-5项：签名 ）1） 请人代做或冒名顶替者；2） 替人做且不听劝告者；3） 课程设计报告内容抄袭或雷同者；4） 课程设计报告内容与实际实验内容不一致者；5
6、） 课程设计代码抄袭者。目 录1课程设计概述61.1课设目的61.2课设要求61.3课设任务61.4实验环境62基本方案设计82.1电子钟设计82.1.1目的82.1.2内容82.1.3设计思路92.1.4代码实现92.1.5仿真112.1.6主要故障122.1.7功能测试122.1.8实验中遇到的主要问题及解决方法132.1.9层次设计的体会132.2电梯控制系统设计142.2.1目的142.2.2内容142.2.3设计思路142.2.4代码实现142.2.5仿真过程142.2.6主要故障152.2.7功能测试162.2.8实验中遇到的主要问题及解决方法162.2.9实验方案的改进意见163
7、总结与心得183.1课设总结183.2课设心得184 参考文献19附 录1（源程序）20附 录2课程设计报告的格式要求补充说明21 1 课程设计概述1.1 课设目的（1）掌握Vivado软件的使用方法；（2）熟悉FPGA器件的使用方法；（3）用Verilog HDL进行较复杂逻辑电路的设计和调试；（4）学习数字系统的设计方法；（5）通过规范化的实验报告，培养学生良好的文档习惯以及撰写规范文档的能力。1.2 课设要求（1）能够全面地应用课程中所学的基本理论和基本方法，完成从设计逻辑电路到设计简单数字系统的过渡；（2）能力独立思考、独立查阅资料，独立设计规定的系统；（3）能够独立地完成实施过程，包
8、括电路设计、调试、排除故障、仿真和下载验证。1.3 课设任务本次课程设计每组要完成两个设计任务，具体参见数字逻辑课程设计题目。（1）各组要制定出详细设计方案，明确成员各自分工，认真记载毕业设计工作日记；（2）通过Verilog HDL完成规定的设计任务，采取模块化、层次化的设计方法设计电路，然后进行编译和仿真，认真记录实施过程中遇到的各自故障以及解决方法，保证设计的正确性；（3）生成bit文件，下载到开发板上，通过实际线路进行验证设计的正确性；（4）撰写设计报告，并对存在的问题进行分析、提出改进意见。1.4 实验环境开发环境为Vivado 2015.2软件和开发板NEXYS 4（芯片为XC7A
9、100TCSG324-1，封装为CSG3242）。 Vivado 2015.2是使用Xilinx FPGA必备的设计工具。它可以完成FPGA开发的全部流程，包括设计输入、仿真、 综合、布局布线、生成bit文件、配置以及在线调试等功能。 Nexys4 开发板简介：参见图1-1所示，它是一款简单易用的数字电路开发平台，可以支持在课堂环境中来设计一些行业应用。大规模、高容量的FPGA，海量的外部存储，各种USB、以太网、以及其它接口、这些让Nexys4-DDR能够满足从入门级组合逻辑电路到强大的嵌入式系统的设计。同时，板上集成的加速度、温度传感器，MEMs数字麦克风，扬声器放大器以及人量的I/O设备
10、，让Vexys4-DDR不需要增添额外组件而用于各种各样的设计。注意：开发板提供的时钟信号频率为100Mhz，对应的引脚封装编号为“E3”。 图 1-1 Nexys4通用I / O设备2 基本方案设计2.1 电子钟设计2.1.1 目的（1）掌握较复杂的逻辑设计和调试（2）学习用原理图+Verilog HDL语言设计逻辑电路；（3）学习数字电路模块、层次设计；（4）掌握Vivado软件的使用方法；（5）熟悉FPGA器件的使用。2.1.2 内容（1）设计并利用Nexys4 开发板来实现一个电子钟，它具有下述功能：a. 开发板上的6个7段数码管显示：时、分、秒；b. 能使电子钟复位（清零）；c. 能
11、启动或者停止电子钟运行；d. 在电子钟停止运行状态下，能够修改时、分、秒的值；e. 具有整点提示功能。（2）要求整个设计为模块化系统分为若干模块，参见图2-1所示。（3） 将设计的代码下载到开发板上验证设计的正确性。2.1.3 设计思路本设计要求顶层采用原理图设计，各底层均采用Verilog HDL设计，参见图2-2所示。（1）时钟用一个模24的计数器来实现；FPGA6位7段数码管显示：时、分、秒时钟信号复位、启/停信号修改时、分、秒信号整点提示信号图2-1 电子钟的系统框图（2）分钟和秒钟要求分别用一个模60的计数器来实现；（3）要实现自动计时，则需要利用开发板提供的100Mhz提供脉冲，还
12、需要一个分频的模块dclk，使其吻合时钟速度；（4）整点提示功能则用一个ring的模块实现，分钟进位时开始计数从而实现提示5秒。clock（顶层模块）clock24 （时钟计数）clock60 （分钟和秒钟计数）ring （实现整点提示）dclk （分频，提供1Hz的时钟脉冲）各底层图2-2 电子钟模块图2.1.4 代码实现顶层模块首先要设计系统的原理图，然后用Verilog HDL实现它，底层各模块均采用Verilog HDL语言设计。电子钟顶层原理图，参见图2-3所示。图2-3 电子钟顶层原理图（1）顶层模块clock（用于整合整个时钟系统）Verilog 代码程序2-1：顶层模块Cloc
13、k（用于整合整个时钟系统）Verilog 代码module clock(clk,clr,tclk,timing,con,sub,speaker,c,light,count,state);input clk,clr,tclk,timing; /高频信号clk，清零信号clr，暂停信号tclk，停止时钟信号timinginput 2:0con;input 2:0sub;output speaker,c,light; /整点报时信号speaker，24点进位信号cwire 3:0s0;wire 3:0s1;wire 3:0m0;wire 3:0m1;wire 3:0h0;wire 3:0h1;output 6:0count;output 7:0state;wire low,low1,low2,co1,co2; /low是较高频信号（修改时更快），low1是led灯的降频信号，low2是正常的时钟信号wire2:0com;wire2:0sb;and /暂停且修改赋给信号com和sb and1(com0,tclk,con0), /con、sub分别绑定3个控制开关 and2(com1,tclk
