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1、西华大学课程设计说明书随机信号发生器的设计摘 要：着现代通信系统处理的最大数据速率的不断提高，需要高速的伪随机测试信号发生器。通过对m序列生成原理的研究，提出了一种基于FPGA的高速伪随机序列产生的方法。该方法基于m序列的采样定理和移位相加性，并行产生多组初始相位不同的m序列，最后通过模2加法器获得高速的m序列。从m序列的基本原理出发，给出了实现该高速m序列发生器的硬件设计，并用ISE、ModelSim软件对其进行仿真。实验结果表明，使用该方法实现的伪随机序列发生器，结构简单、速度快。关键词： FPGA;伪随机序列；m序列；线性移位寄存器；XC5VLX50TAbstract：With the
2、continuous increment of maximum data rate in modern communication system，we need a high-speed pseudo random test signal generatorThrough the study of m-sequence generation principle，this paper puts forward a generating method of high-speed pseudo random sequence based on FPGAThis method is based on
3、m-sequence sampling theorem and shift additivelyIt can parallel produce multiple groups of m-sequence，which has different initial phaseFinally，through the modulo-2 adder，we can obtain a high-speed m-sequenceDeparture from the basic principles of the m-sequence，hardware design andISE、 ModelSim softwa
4、re simulation of high-speed m-sequence generator is achievedThe results of experiment indicate that the pseudo-random sequence generator which uses this method has a simple structure and fast speedKeywords：pseudo-random sequence；m-sequence；shift register theory；XC5VLX50T目 录1前言12总体方案设计22.1方案比较22.1.1方
5、案一22.1.2方案二22.1.3方案三32.2方案论证42.3方案选择53单元模块设计53.1各单元模块及功能器件介绍73.1.1信号处理电路设计及分析73.1.2数字部分电路设计及分析73.1.3开关电源电路设计及参数设置83.1.4后处理模块设计93.2FPGA逻辑管脚介绍113.3DAC控制模块124软件设计134.1伪随机数发生器原理134.2真随机数发生器原理145系统调试145.1调试环境145.2软件调试155.2.1ISE软件介绍155.2.2调试步骤及仿真图175.2.3伪随机发生器产生的随机序列仿真图205.3硬件调试206系统实现的功能217总结与体会228谢辞（致谢）
6、23参考文献24附125附226II1 前言伪随机序列由于其随机特性和预先确定性以及可重复实现的优点，使它在许多领域中得到广泛应用，包括导弹、卫星、飞船等的轨道测量和跟踪、雷达、导航，一般通信和保密通信、通信系统性能的测量以及其他方面口。例如，在集成电路的开发和生产过程中出现一些错误和缺陷是不可避免的，为保证产品的质量与可靠性需通过测试对产品的质量与可靠性加以监控，在集成电路中多采用插入伪随机序列生成器的方法来实现内建自测试。现代通信系统处理的最大数据速率随着时间的推移而正在不断地增长，如光纤传输系统，目前已经可达到几Gbits。设计和维护这种系统需要检验和测量设备，要求高速的伪随机测试信号发
7、生器。产生伪随机序列的方法输出的伪随机序列数据速率最大只能达到控制移位寄存器的输入时钟的频率，意味着只能通过提高时钟频率来提高输出的序列数据速率， 通过采用高速并串变换芯片将多路m序列进行复合，从而产生高速的m序列，该方法需要高速的并串芯片，结构复杂。本文提出的方法不需要任何外围电路，只需一片FPGA芯片，可以输出的高速m序列码元，结构简单，可靠性高。目前可控源频率域电磁法主要有2种观测方案。第一种是基于方波信号的变频观测方案，也可称作变频法；第二种是中南大学提出的伪随机观测方案，并从双频道激电法开始，目前已发展到任意2的n次方系列伪随机信号的发送和接收作。变频方案中采用不同频率分次、分时测量
8、，速度慢、效率低，对发送机和接收机的同步要求精度高，且随机干扰等噪声容易引起虚假异常。2的n次方系列伪随机观测方案中，发送机将不同频率的电流波形合成后向地下供电，接收机则同时接收这些频率经大地后的响应并将其分离。2的n次方系列伪随机信号多频观测系统实现了工作效率高、观测精度高、仪器轻便、观测参数丰富等优点。但是2的n次方系列伪随机信号中的各个主基频率按2的n次方步进，由于采用2倍频率变化，纵向分辨率很低。此外，由于其与传统频率域电法有类似的工作原理，因此也易受随机漂移，工频干扰等噪声信号的影响。2 总体方案设计2.1 方案比较2.1.1 方案一设计的完整的硬件结构分为三部分: 频率源，锁相环P
9、LL 和伪随机序列发生模块如图2.1 所示。晶振TX8100C 作为频率源 输出频率为155. 52MHZ，锁相环电路包括鉴相器( PFD)，滤波电路，压控振荡器（VCO）和N 分频器。其中鉴相器和N 分频器集成在芯片ADF4106中由于ADF4106 中还集成了一个R分频器 所以实际上输入到鉴相器的参考频率是晶振频率的1/R ，R 分频器和N 分频器由单片机C8051F015 控制。滤波电路为集总元件LC环路压控振荡器采用HMC385LP4 伪随机序列发生模块采用CENTELLAX 公司的OTB3P1AO 图2.1 方案一硬件结构图2.1.2 方案二基于CPLD的逆重复 m 序列伪随机信号发
10、生器。输入信号中, CLK即外部输入的系统时钟信号。OE为全局使能信号, 高电平有效。SET 为移位寄存器置位信号,高电平时各级移位寄存器输出均置为“1”。SEL_CLK 3: 0 为时钟分频选择信号, 共4 个引脚, 取值范围为00010至11110。SEL 4: 0 为移位寄存器级数选择信号, 共5 个引脚, 取值范围为001000至101100。 图2.2 方案二程序功能模块图2.1.3 方案三采用并行LFSR产生高速的m序列，咒个独立的LFSR在较低的速率下工作，将这行个独立的LFSR输出的元素在同一时刻进行模2加，从而获得码元速率为的高速m序列。为了使用该方法，这n个LFSR的控制时
11、钟的相位必须依次相差2n。该方法基于m序列的采样定理，即对周期为P的m序列进行抽样，每隔s个样本抽样一次，可获得另一个m序列，该m序列是原序列的等价平移序列，其中r与周期P(P=一1)互质，其中，S= (i=0，1，2，r一1)，图2.3所示是生成高速序列的结构框图。 图2.3 方案三2.2 方案论证系统芯片通常包含一些具有通用功能的组件。例如，很多系统芯片都带有锁相环用以产生内部时钟，也需要用到随机数来完成某些功能。以前的做法就是使用外部随机数发生器来提供随机数，或者通过软件方法产生伪随机数来满足其需要。第一种方法浪费资源来实现一个随机数发生器成为一种现实的需要。片上集成系统减少了片外器件和
12、芯片引脚的数量，避免了用大电流驱动芯片引脚，降低了各种封装寄生效应的影响，使电路更紧凑，可靠性更高，功耗、体积和成本都能够进一步降低。直接放大方法在IC 环境里缺乏有效的方法屏蔽来自电压源和衬底的噪声信号，在有确定性噪声存在的情况下，由于在采样过程中伴随着非线性的混沌现象，并且直接放大法与离散时间混沌法都需要采用模拟电路，因而依赖于集成电路工艺，且资源消耗大。相对于噪声源直接放大的方法，基于振荡器的方法基本不受周期信号和1/f 噪声的影响，输出序列仍保持良好的随机性能，其抗干扰能力较强。其利用一个D 触发器来实现低频振荡器对高频振荡器的采样，如果振荡器的频率在每个周期(抖动的)都是漂移的，那么
13、输出位流将是随机的；该随机性可以通过人为地选择噪声时钟和采样时钟频率比例来调整。振荡采样法与其他方法相比，具有实现简单、便于集成、电路面积小等优点。已有的振荡采样法尽管使用很少的硬件资源，但是由于使用了诸如PLL 等特殊的功能资源，导致设计由FPGA 验证转入芯片设计时移植困难。本文借鉴了一种由多组振荡环相异或的结果作为噪声源来提高噪声源的随机性，这种方法充分利用了时钟抖动以及相位漂移，并且在D 触发器的输出端接入后处理电路进一步提高随机序列的随机特性。这种方法是由纯数字电路构成的，仅使用了普通逻辑单元，如反相器、异或门、D 触发器，使得该真随机数发生器能快速移植到集成电路设计流程中，缩短了开
14、发周期。2.3 方案选择在方案三中，与其他三个方案进行了比较，不但控制简单，而且成本低廉，设计电路简单，本设计采用方案三进行设计。3 单元模块设计(1) 一个模拟器电路模拟输出4 路CCD 信号，其电路由数字电路和模拟电路构成。(2) 为了模拟核信号的分布特性(事例时间间隔服从指数分布)，设计一款真随机数发生器。(3) 为了模拟核信号的信号幅度，通过FPGA 控制输入数字模拟转换器(Digital toAnalog Converter, DAC)的值来模拟信号和噪声的幅度。CCD 模拟器的原理是在转移时钟的作用下，产生模拟探测器的输出信号。其结构框如图3.1 所示(只含一路信号处理电路)图3.
15、1 CCD 模拟器设计的结构框图(只含一路信号处理电路)CCD 模拟器采用XILINX 公司的XC3S200 的FPGA31产生控制时序、产生时间间隔服从指数分布的真随机序列。CCD 模拟器工作原理如下：(1) 振荡采样法的真随机数发生器产生均匀分布随机序列，在FPGA 内部转换成指数分布随机序列。(2) 信号的幅度、噪声的幅度通过DAC(型号：TLV5638)来控制，其取值用跳线来设置，这样在测试中根据需求可随时改动参数。(3) 探测器的驱动时钟是0-7V 的方波，模拟器除通过电容(16nF)模拟CCD 转移电极的电容特性，还将分压和经施密特触发器整形的信号送给FPGA 用于控制输出信号时序。(4) 通过模拟开关CD4066 控制输出波形。(5) 为了消除地线带来的噪声，采用数字地与模拟地分开的方案，数字地和模拟地之间加一个 220H的电感(单点连接)。(6) CD4066 芯片概述设计中，选用四双向开关芯片。每个封装内部有4 个独立的模拟开关，每个模拟开关有输入、输出、控制三个端子，其中输入端和输出端可互换。当控制端加高电平时，开关导通；当控制端加
