《厦门理工学院07电子_EDA技术期末考试A卷[1]》由会员分享，可在线阅读，更多相关《厦门理工学院07电子_EDA技术期末考试A卷[1]（6页珍藏版）》请在金锄头文库上搜索。
1、第 1 页 共 6 页 Hh 考考生生信信 息息栏栏 系专业级 班级姓名学号 装订线 厦门理工学院试卷厦门理工学院试卷 2009 2010 学年 第 1学期 课程名称EDA 技术技术 试卷 卷别 A B 电子专业专业07级级 班级班级AB 考试 方式 闭卷 开卷 本试卷共本试卷共 六六 大题大题 6 6 页页 满分 满分 100100 分 考试时间分 考试时间 120120 分钟 分钟 请在答题纸上作答 在试卷上作答无效 请在答题纸上作答 在试卷上作答无效 一 填空题一 填空题 本题共 本题共 6 6 题题 1010 个空 每空个空 每空 2 2 分 共分 共 2020 分 分 1 EDA 其
2、中文解释为 2 利用 QUARTUS 进行程序设计时 仿真包括有仿真和仿真 3 现代电子系统设计多采用的方法 4 PROM 的或阵列 可 不可 编程 PLA 的或阵列 可 不可 编程 PLA 的与阵列 可 不可 编程 5 面向 FPGA 的开发流程为 综合 仿真 下载和硬件测试 6 状态机包括有 Moore 状态机和状态机 二 单项选择题二 单项选择题 本题共 本题共 5 5 题 每题题 每题 2 2 分 共分 共 1010 分 分 1 cyclone 系列芯片在直接下载时 选择的硬件下载电缆型号为 A MasterB ByteblasterC ByteblasterMVD Bytemaste
3、r II 2 对于数据寄存器 如果需要寄存 32 位的二进制数 需要 个寄存器 A 5B 4C 16D 32 3 下列哪一项不是一个完整的 VHDL 程序所必须的 A 库B 结构体C 实体D 进程 第 2 页 共 6 页 4 VHDL 程序文件的后缀名是 A vheB vhdC vD vhh 5 QUARTUS II 支持下列哪个公司提供的器件 A ALTELB ALTERAC XILINXD LATTICE 三三 名词解释名词解释 写出下列缩写的英文全称及中文含义写出下列缩写的英文全称及中文含义 本题共本题共 5 小题小题 每小题每小题 2 分分 共共 10 分 分 1 FPGA 2 HDL
4、 3 CPLD 4 ASIC 5 JTAG 四 程序填空四 程序填空 本题共 本题共 2 小题 小题 20 个空 每空个空 每空 1 分 共分 共 20 分 分 1 下面的程序是采用 BLOCK 语句来描述全加器电路 全加器的顶层框图如图 1 该全加器由两 个半加器和必要的组合逻辑构成 内部结构如图 2 填写部分语句 使下面程序完整 library IEEE use IEEE std logic 1164 all adder IS ADD1 ADD2 CARIN BIT SUM CAROUT OUTBIT END adder ARCHITECTUREexam of blkOFIS sum1 c
5、1 c2 bit BEGIN Half add1 BLOCK BEGIN sum1 c1 END BLOCKHalf add1 Half add2 BLOCK BEGIN END BLOCKHalf add2 Connecter BLOCK 半加器 半加器 or ADD1 ADD2 CARINSUM CAROUT sum1c2 c1 图 2 全 加 器 ADD1 ADD2 CARIN SUM CAROUT 图 1 第 3 页 共 6 页 考考生生信信息息栏栏 系专业级 班级姓名学号 装订线 BEGIN END BLOCKConnecter END exam of blk 2 下面是一个 4 选
6、 1 数据选择器的 VHDL 程序 填写部分语句 使程序完整 LIBRARYIEEE USE IEEE STD LOGIC 1164 ALL ENTITY multi 4v IS S IN DOWNTO A B C D INSTD LOGIC Y OUTSTD LOGIC END multi 4v ARCHITECTUREa OFIS BEGIN PROCESS S 00 THEN Y A ELSIF S 01 THEN Y B ELSIF THEN Y C S 11 THEN END IF END PROCESS END a 五五 程序 程序分析分析 本题共 本题共 3 小题 共小题 共 2
7、0 分 分 1 分析该程序 已知 CLK 波形 试给出 qa qb 的输出 6 分 Library ieee Use ieee std logic 1164 all Use ieee std logic unsigned all 第 4 页 共 6 页 Entity exam is Port clk in std logic qa out std logic vector 3 downto 0 qb out std logic vector 3 downto 0 end exam architecture svsv of exam is signal b std logic vector 3
8、downto 0 0000 begin process clk variable a std logic vector 3 downto 0 0000 begin if clk event and clk 1 then a a 1 a a 1 b b 1 b b 1 end if qa a qb b end process end svsv 2 分析该程序 按表格列出给定输入时 相应输出的值 并说明程序所完成的功能 6 分 library ieee use ieee std logic 1164 all use ieee std logic unsigned all entity exam1
9、is port a b in std logic vector 2 downto 0 m out std logic vector 5 downto 0 end exam1 architecture exam1 arc of exam1 is signal temp1 std logic vector 2 downto 0 signal temp2 std logic vector 3 downto 0 signal temp3 std logic vector 4 downto 0 begin temp1 a when b 0 1 else 000 temp2 a temp3 a m tem
10、p1 temp2 0 end exam1 arc 第 5 页 共 6 页 考考生生信信息息栏栏 系专业级 班级姓名学号 装订线 abm 001101 110011 100111 3 分析该程序 并画出状态转换图 8 分 ENTITY statmach4 IS PORT clk INBIT input1 INBIT reset INBIT output1 OUT INTEGER RANGE 0 TO 4 END statmach4 ARCHITECTURE a OF statmach4 IS TYPE STATE TYPE IS s0 s1 s2 s3 SIGNAL state STATE TY
11、PE BEGIN PROCESS clk BEGIN IF reset 1 THEN state if input 1 then output 0 state s1 else output 4 state if input 1 then output 1 state s2 else output 4 state if input 1 then output 2 state s3 else output 4 state if input 1 then output 3 state s0 第 6 页 共 6 页 else output 4 state s3 end if END CASE END IF END PROCESS END a 六六 编程编程 本题共 本题共 2 小题 共小题 共 20 分 分 1 编写一个程序 将输入的四位二进制数转换成控制七段数码管显示的七位信号输出 该数码管 为共阴数码管 8 分 2 利用 VHDL 语言设计一个 8 位二进制数的可逆计数器 可逆即 既可加也可减 该计数器具 有异步清零 同步使能 同步预置功能 12 分 要求 输入端口为 1 clk 计数时钟 2 clr 低电平清零 3 en 高电平使能 4 load 高电平置数 5 updown 高电平时加计数 低电平时减计数 6 din 7 0 预置数输入端 输出端口为 q 7 0 计数数据输出
