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1、 多级抽取CIC滤波器的VerilogHDL设计 2 2 Contents 研究背景单级 多级CIC滤波器的原理VerilogHDL设计及功能仿真Quartus 时序仿真FPGA设计及验证结论 3 3 研究目的 随着社会经济的飞速发展 科技的进步 人们对滤波器的了解在不断的加深 对此的研究也在不断的进步当中 研究意义 在所有的电子系统中 使用最多 技术最复杂的要算滤波器 滤波器的优劣直接影响着产品的优劣 主要研究内容 CIC滤波器的原理及结构 基于VerilogHDL语言对多级CIC抽取滤波器设计 使用FPGA进行仿真验证 研究背景 4 单级CIC抽取滤波器的原理 CIC滤波器 多级CIC抽取
2、滤波器的原理 单级 多级CIC滤波器的原理 5 CIC CascadedIntegralComb 抽取滤波器 最初由Hogenauer提出 因为它结构简单 而且实现时无需乘法器和系数的存储 是一种简单有效的抽样率转换方法 CIC滤波器 CIC滤波器 CIC抽取滤波器 原理CIC抽取滤波器通常是由一个积分梳状滤波器和一个抽取滤波器级联组合而成 其中 级联的积分梳状滤波器又分为积分部分和梳状部分 功能在完成采样率降低的同时 用滤波器防止频谱混叠的发生 6 CIC抽取滤波器示意图 整个滤波器的传递函数表达式 积分部分传递函数表达式 梳状部分传递函数表达式 CIC滤波器的原理 7 单级CIC抽取滤波器
3、的原理 多级CIC抽取滤波器的原理 多级CIC抽取滤波器示意图 单级CIC抽取滤波器示意图 单级 多级CIC滤波器的原理 8 modulecic single clk clk1 reset x in y out inputclk clk1 reset input 7 0 x in output 7 0 y out wire 7 0 y out always posedgeclk beginif reset beginx t 0 int out 0 endelsebeginx t x t 7 0 x in 7 0 endint out x t 7 0 x t 15 8 end always po
4、sedgeclk1 beginif reset beginy t 0 endelsebeginy t y t 7 0 int out 7 0 endendassigny out y t 7 0 y t 15 8 endmodule 单级CIC抽取滤波器的VerilogHDL设计 9 输入信号clk clk1 reset给输入信号赋8位有效值x in 11001100输出结果y out 时序仿真结果图 单级CIC抽取滤波器的时序仿真 10 10 10 modulepark clk clk1 reset x in y out inputclk clk1 reset input 7 0 x in o
5、utput 7 0 y out reg 7 0 y out always posedgeclk beginif reset begini1 0 i2 0 i3 0 int out1 0 int out2 0 int out3 0 endelsei1 i1 7 0 x in i2 i2 7 0 int out1 i3 i3 7 0 int out2 int out1 i1 7 0 i1 15 8 int out2 i2 7 0 i2 15 8 int out3 i3 7 0 i3 15 8 end always posedgeclk1 beginif reset beginc1 0 c2 0 c
6、3 0 comb out1 0 comb out2 0 y out 0 endelsebeginc1 c1 7 0 int out3 c2 c2 7 0 comb out1 c3 c3 7 0 comb out2 comb out1 c1 7 0 c1 15 8 comb out2 c2 7 0 c2 15 8 y out c3 7 0 c3 15 8 endendendmodule 3级CIC抽取滤波器的VerilogHDL设计 11 时序仿真结果图 输入信号clk clk1 reset给输入信号赋8位有效值x in 00110011输出结果y out 3级CIC抽取滤波器的时序仿真 12
7、12 FPGA设计及验证 FPGA Field ProgrammableGateArray 即现场可编程门阵列 它是在PAL GAL CPLD等可编程器件的基础上进一步发展的产物 作为专用集成电路 ASIC 领域中的一种半定制电路而出现的 既解决了定制电路的不足 又克服了原有可编程器件门电路数有限的缺点 FPGA设计顺序 基于VerilogHDL编程 Quartus 时序仿真 FPGA设计 逻辑分析仪 3级CIC抽取滤波器基于FPGA的设计示意图 时钟信号产生器 CLK GE 清零信号产生器 RST GE 输出信号 Y OUT FPGA设计方案 CLK RST DATA Y OUT 13 14
8、 14 CLK GE的时序仿真结果图 RST GE的时序仿真结果图 时序仿真结果图 15 15 3级CIC抽取滤波器的模块图 clk生成器 输入时钟信号 输入初始化信号 Reset生成器 输入数据 FPGA模块图 输出数据 16 FPGA设计环境 电脑 FPGA 逻辑分析仪 下载 输出信号 FPGA设计流程图 实际FPGA测试环境 17 17 17 17 3级CIC抽取滤波器在QuartusII中的仿真结果 逻辑分析仪中的仿真结果 FPGA时序仿真及验证 18 18 结论 本文基于VerilogHDL设计了单 多级CIC抽取滤波器 提高运算速度 减少逻辑单元 最终以FPGA实践 提高可行性 应用性通过对比分析Quartus 与逻辑分析仪的仿真结果 证明本设计方案的正确性 可行性 处理器 EXCALIBURARM FPGA集成块组件 EPXA4F672C3 逻辑单元 180 16 640 I O端口 21 463
