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1、1 1 3 38086的引脚信号及总线周期 一 8086的总线时序CPU在时钟信号的控制下工作 时钟信号是按一定电压幅度 一定时间间隔发出的脉冲信号 CPU所有的操作都以时钟信号为基准 CPU按严格的时间标准发出地址 控制信号 M 接口也按严格的时间标准送出或接受数据 这个时间标准就是由时钟信号确定 执行一条指令的一系列动作 都是在时钟脉冲CLK的统一控制下一步一步进行的 2 一 8086的总线时序 总线操作是指CPU通过总线对外的各种操作8086的总线操作主要有 存储器读 存储器写 I O读操作 I O写操作中断响应操作 总线请求及响应操作描述总线操作的微处理器时序有三级 指令周期 总线周期
2、 时钟周期 时序 CPU各引脚信号在时间上的关系 总线时序 描述CPU引脚如何实现总线操作CPU时序决定系统各部件间的同步和定时 3 一 8086的总线时序 指令周期是指执行一条指令所需要的时间 若干总线周期组成一个指令周期 总线周期是指CPU从存储器或输入 输出端口 存 取一个字节 即进行一次数据传送的时间 一个总线周期至少包括4个时钟周期 时钟周期 相邻两个脉冲之间的时间间隔 是CPU的基本时间单位 它由计算机主频决定 用Ti表示 当需要延长总线周期时需要插入等待状态Tw 4 一 8086的总线时序 任何指令的取指阶段都需要存储器读总线周期 读取的内容是指令代码 从内存取操作数将引起存储器
3、读总线周期 往内存存结果将引起存储器写总线周期 只有执行IN指令才出现I O读总线周期 执行OUT指令才出现I O写总线周期 5 一 8086的总线时序 总线操作中如何实现时序同步是关键CPU总线周期采用同步时序 各部件都以系统时钟信号为基准当相互不能配合时 快速部件 CPU 插入等待状态等待慢速部件 I O和M CPU与外设接口常采用异步时序 它们通过应答联络信号实现同步操作 6 二 8086的引脚信号及功能 学习时请特别关注以下几个方面 引脚的功能信号的流向有效电平三态能力 指引脚信号的定义 作用 通常采用英文单词或其缩写表示 信号从芯片向外输出 还是从外部输入芯片 或者是双向的 起作用的
4、逻辑电平高 低电平有效上升 下降边沿有效 输出正常的低电平 高电平外 还可以输出高阻的第三态 7 1 8086的两种工作模式 两种模式构成两种不同规模的应用系统最小模式构成小规模的应用系统 单处理器系统8086本身提供所有的系统总线信号最大模式构成较大规模的应用系统 多处理器系统 例如可以接入数值协处理器8087控制信号较多 8086和总线控制器8288共同形成系统总线信号 8 1 8086的两种模式 两种模式利用MN MX 引脚区别MN MX 接高电平为最小模式MN MX 接低电平为最大模式硬件决定工作方式两种模式下的内部操作并没有区别本书以最小模式展开基本原理IBMPC XT采用最大模式
5、9 8086的引脚图 双列直插式封装 40根引脚工作频率5MHz 工作电源 5V 10 2 最小模式的引脚信号 数据和地址引脚读写控制引脚中断请求和响应引脚总线请求和响应引脚其它引脚 11 1 数据和地址引脚 AD15 AD0 Address Data 地址 数据分时复用引脚 双向 三态在访问存储器或外设的总线操作周期中 这些引脚在第一个时钟周期T1输出存储器或I O端口的低16位地址A15 A0T2 T4时刻用于传送数据 12 1 数据和地址引脚 A19 S6 A16 S3 Address Status 地址 状态分时复用引脚 输出 三态这些引脚在访问存储器的第一个时钟周期T1时刻输出高4位
6、地址A19 A16在访问外设的第一个时钟周期全部输出低电平无效 在总线周期的T2 T4时 这4条线作为输出CPU的状态信息 S6为0 表明AD15 AD0作为数据线 S5反映中断允许标志IF的值 S4和S3组合值用来指示当前正在使用哪个段寄存器 P13表1 2 13 1 数据和地址引脚 BHE S7 高8位数据总线允许 状态分时复用 T1时为高8位数据允许BHE 其余时间作为状态信号S7 但S7未定义 A0和BHE 组合可选择存储体 见表1 1 14 2 读写控制引脚 ALE AddressLatchEnable 地址锁存允许 输出 三态 高电平有效ALE引脚高有效时 表示复用引脚 AD15
7、AD0和A19 S6 A16 S3正在传送地址信息由于地址信息在这些复用引脚上出现的时间很短暂 所以系统可以利用ALE引脚将地址锁存起来 15 2 读写控制引脚 M IO Memory InputandOutput 存储器或I O访问 输出 三态该引脚输出高电平时 表示CPU将访问存储器 这时地址总线A19 A0提供20位存储器地址该引脚输出低电平时 表示CPU将访问I O端口 这时地址总线A15 A0提供16位I O口地址 16 2 读写控制引脚 WR Write 写控制 输出 三态 低电平有效有效时 表示CPU正在写出数据给存储器或I O端口RD Read 读控制 输出 三态 低电平有效有
8、效时 表示CPU正在从存储器或I O端口读入数据 17 2 读写控制引脚 M IO WR 和RD 是最基本的控制信号组合后 控制4种基本的总线周期 18 2 读写控制引脚 READY存储器或I O口就绪 输入 高电平有效在总线操作周期中 8086CPU会在第3个时钟周期的前沿测试该引脚如果测到高有效 CPU直接进入第4个时钟周期如果测到无效 CPU将插入等待周期TwCPU在等待周期中仍然要监测READY信号 有效则进入第4个时钟周期 否则继续插入等待周期Tw 19 2 读写控制引脚 DEN DataEnable 数据允许 输出 三态 低电平有效有效时 表示当前数据总线上正在传送数据 可利用他来
9、控制对数据总线的驱动 控制总线收发器8286 8287传送数据 DT R DataTransmit Receive 数据收发信号 输出 三态该信号表明当前总线上数据的流向高电平时数据自CPU输出 发送 低电平时数据输入CPU 接收 20 3 中断请求和响应引脚 INTR InterruptRequest 可屏蔽中断请求 输入 高电平有效有效时 表示请求设备向CPU申请可屏蔽中断该请求的优先级别较低 并可通过关中断指令CLI清除标志寄存器中的IF标志 从而对中断请求进行屏蔽 21 3 中断请求和响应引脚 INTA InterruptAcknowledge 可屏蔽中断响应 输出 低电平有效有效时
10、表示来自INTR引脚的中断请求已被CPU响应 CPU进入中断响应周期中断响应周期是连续的两个 每个都发出有效响应信号 第一个通知外设他们的中断请求已被响应 第二个令有关设备将中断向量号送到数据总线 22 3 中断请求和响应引脚 NMI Non MaskableInterrupt 非屏蔽中断请求 输入 上升沿有效有效时 表示外界向CPU申请不可屏蔽中断该请求的优先级别高于INTR 并且不能在CPU内被屏蔽当系统发生紧急情况时 可通过他向CPU申请不可屏蔽中断服务 主机与外设进行数据交换通常采用可屏蔽中断不可屏蔽中断通常用于处理掉电等系统故障 23 4 总线请求和响应引脚 HOLD总线保持 即总线
11、请求 输入 高电平有效有效时 表示总线请求设备向CPU申请占有总线该信号从有效回到无效时 表示总线请求设备对总线的使用已经结束 通知CPU收回对总线的控制权 DMA控制器等主控设备通过HOLD申请占用系统总线 通常由CPU控制 24 4 总线请求和响应引脚 HLDA HOLDAcknowledge 总线保持响应 即总线响应 输出 高电平有效有效时 表示CPU已响应总线请求并已将总线释放此时CPU的地址总线 数据总线及具有三态输出能力的控制总线将全面呈现高阻 使总线请求设备可以顺利接管总线待到总线请求信号HOLD无效 总线响应信号HLDA也转为无效 CPU重新获得总线控制权 25 5 其它引脚
12、RESET复位请求 输入 高电平有效该信号有效 将使CPU回到其初始状态 当他再度返回无效时 CPU将重新开始工作8086复位后CS FFFFH IP 0000H 所以程序入口在物理地址FFFF0H 26 5 其它引脚 CLK Clock 时钟输入系统通过该引脚给CPU提供内部定时信号 8086的标准工作时钟为5MHz该时钟信号的占空比为33 即1 3周期为低电平 2 3周期为高电平 系统时钟为CPU和总线控制逻辑电路提供了时序基准 定时手段 27 5 其它引脚 Vcc电源输入 向CPU提供 5V电源GND接地 向CPU提供参考地电平MN MX Minimum Maximum 工作模式选择 输
13、入接高电平时 8086引脚工作在最小模式 反之 8086工作在最大模式 28 5 其它引脚 TEST 测试 输入 低电平有效该引脚与WAIT指令配合使用当CPU执行WAIT指令时 他将在每个时钟周期对该引脚进行测试 如果无效 则程序踏步并继续测试 如果有效 则程序恢复运行也就是说 WAIT指令使CPU产生等待 直到引脚有效为止在使用协处理器8087时 通过引脚和WAIT指令 可使8086与8087的操作保持同步 29 引脚 小结 CPU引脚是系统总线的基本信号可以分成三类信号 16位数据线 D15 D020位地址线 A19 A0控制线 ALE M IO WR RD READYINTR INTA
14、 NMI HOLD HLDARESET CLK Vcc GND 30 引脚 提问 提问之一 CPU引脚是如何与外部连接的呢 解答 总线形成 提问之二 CPU引脚是如何相互配合 实现总线操作 控制系统工作的呢 解答 总线时序 31 系统总线形成与控制电路 微处理器子系统 系统总线的形成 微处理器级总线 32 1 最小工作模式 仅支持单处理器1 MN MX 端接VCC 工作在最小模式2 8084A为时钟发生器 外接15MHz振荡源 经8284A三分频后 得5MHz主频送到8086系统时钟端CLK 除此之外 8284A还将外部的复位信号RESET和就绪信号READY实现同步后发给8086相应引脚3
15、用3片8282作地址锁存器 在T1时锁存地址 数据复用线上的地址A19 A0和BHE信号4 用2片双向三态门8286用作数据总线驱动和隔离 DT R 作为方向控制 DEN 作为开门信号 5 其他控制信号由8086直接产生 1 3 4工作模式 高为读内存低为读I O 地址输出状态输出 地址输出数据输入 BHE 输出 DT RDEN ALERD AD15 AD0 A19 S6 A16 S3 BHE S7 M IO CLK T1T2T3Tw 1 n T4 1 最小模式下的总线读操作 35 2 最小模式下的总线写周期 36 2 最大工作模式 当MN MX 引脚接低电平 8086选择最大工作模式 1 最
16、大工作模式逻辑电路最大模式使用总线控制器8288产生部分控制信号 以支持8086与8087和8089连接 除上述基本信号由8086产生外 其余信号由8086和8288共同产生 如果使用总线仲裁器8289 总线控制信号由8289产生 典型电路如图1 15所示 37 38 最大模式与最小模式在总线部件配置上最主要的差别就是总线控制器8288 系统因包含多个处理器 需要解决主处理器和协处理器之间的协调工作以及对总线的共享控制等问题 为此 最大模式系统中要采用8288总线控制器 系统的许多控制信号不再由8086直接发出 而是由总线控制器8288对8086发出的控制信号进行变换和组合 以得到系统各种总线控制信号 8086最大模式系统的其他组件 例如 协处理器8087或8089 总线仲裁器8289 中断控制器8259 存储器 I O接口等根据实际系统的需要选配 目的是支持多总线结构 形成一个多处理器系统 40 LOCK 总线封锁信号 输出 低电平有效 当LOCK输出低电平时 总线封锁 其它总线主控部件不能请求总线 RQ GT1 RQ GT0 总线请求输入 总线响应输出双向信号线 其中RQ GT0
