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1、. . .光纤通信中的线路编码设计与开发毕业论文 线路编码概述数字通信系统对路码的一般要求 线路码型有多种，在选择线路码时不仅要考虑光纤的传输特性，还要考虑光电器件的特性。一般来说，由于光电器件都有一定的非线性，因此采用脉冲的“有” “无”来表示“1”和“0”要方便的多。但是简单的二进制信号有三种实际问题要解决，否则也不能达到良好的效果。第一，不能有长连“0”或长连“1”出现。因为长连“0”，“1”会使定时信息消失，从而使再生中继器和终端接收机的定时提取产生困难。第二，简单的二进制码中还有直流成分，而由于“0”，“1”码出现个数的随机变化，使得直流成分的大小随机的发生变化。光接收机中采用的是交
2、流耦合，直流成分的变化会引起信号基线浮动，这会给判决再生带来困难。第三，简单的二进制信号在业务状态下不能接收监测线路误码率。为此，在光纤传输之前，需将简单的二进制信号变换成适合光纤传输系统的光线路码型。 光纤通信系统中所采用的线路码种类很多。常用的有两大类，一类是mBnB码，即分组码；另一类是插入比特码。 mBnB码mBnB码是一种提高信号传输速率的编码方法。它将m个二进制输入码变换为n个二进制的线路码，使码率提高n/m倍，输入信号以m个码字为一个字，而线路码则以m个码为一个字，mBnB码有两种类型：非均等mBnB码（nm），其码组“0”和“1”码的个数不一定相等；均等mBnB（n=m+2）其
3、码组的“0”和“1”个数相等。由于这些码型是按字长进行编译码的，所以不同字长的码型将有不同的特点。也就是说，这种线路码型存在许多种形式，例如，1B2B码，2B3B码，3B4B码和5B6B码等等。插入码插入比特码是把插入的原码流以m比特为一组，在它的末位之后插入一个比特组成的线路码。根据插入码的用途可以分为以下三种1。1) mB1P码 末位之后插入P码，P码称为奇偶校正码，它把m位奇数原码校正为偶数码。当m位码“1”的个数为奇数时，插入P码“1”，反之插入“0”，以保持m+1位码“1”的个数为偶数。当然也可以采取保持m+1位码“1”的个数为奇数的方式。保持m+1位码“1”的个数为偶数的典型例子如
4、8B1P码： 。1 1 0 1 1 0 0 1 1(P) | 0 0 0 1 0 0 1 0 0(P) | 1 1 1 1 0 1 1 0 0(P) | 。2) mB1C码 末位之后插入C码，C码称为反极性码或称为补码。即当m位码为“1”则补码为“0”，反之则为“1”。例如8B1C码： 。1 1 0 1 1 0 0 1 0(C) | 0 0 0 1 0 0 1 0 1(C) | 1 1 1 1 0 1 1 0 1(C) | 。 3) mB1H码 末位之后插入H码，H码称混合码。H码具有多种功能，它实际上是P码，C码和用以作监控，公务，区间通信的插入码混合组成。其典型例子如8B1H码： 。1 1
5、 0 1 1 0 0 1(H ) | 0 0 0 1 0 0 1 0(H) | 1 1 1 1 0 1 1 0(H) | 。究竟采用那种码型，应根据码型的特点，根据设计要求以及对所需设备结构的复杂程度以及对接收机灵敏度的影响情况综合考虑，本次设计选用的是3B4B码。 3B4B码编译码原理 3B4B码是在本次毕业设计中需要重点了解和掌握的一种线路码型，并且根据3B4B的编码特点和编码原理，设计出符合毕业设计中各项指标要求的编译码器。 在3B4B的线路码型中，输入的原始码流3B码，共有8个码字，变换为4B码时，共有16个码字，见表2.1。为保证信息的完整传输，必须从4B码的 16个码字中挑选8个码
6、字来代替3B码。设计者应该根据最佳线路码特性的原则来选择码表。例如：在3B码中有2个“0”，变为4B码时补1个“1”；在3B码中有2个“1”，变为4B码时补一个“0”。而000用0001和1110交替使用；111用0111和1000交替使用。同时，规定一些禁止使用的码字，称为禁字，例如0000和1111。表 2. 1 3B和4B的码字3B4B0000000 10000010001 10010010 10100110011 10111000100 11001010101 11011100110 11101110111 1111作为普遍规则，引入“码字数字和”（WDS）来描述码字的均匀性，并以WD
7、S的最佳选择来保证线路码的传输特性。所谓“码字数字和”，是在nB码的码字中，用“1”代表“0”码，用“1”代表“1”码，整个码字的代数和即为WDS。如果整个码字“1”码的数目多于“0”码，则WDS为正；如果“0”码的数目多于“1”码，则WDS为负；如果“0”码和“1”码的数目相等，则WDS为0。例如：对于0111，WDS=2；对于0001，WDS2；对于0011,WDS0。 nB码的选择原则是：尽可能选择|WDS|最小的码字，禁止使用|WDS|最大的码字。在3B4B码中，应选择WDS=0和WDS=/2的码字，禁止使用WDS=+/4的码字。表2.2示出根据这个规则编制的一种3B4B码表，表中正组
8、和负组交替使用。表 2. 2 一种3B4B码表信(3B)线路码(4B)模式1(正组)模式2(负组)码字WDS码字WDS0000101120100210011100011000201010010103011011000110041001001010010510110100101006110001100011071111101200102编译码器硬件设计本次设计的主要容是设计3B4B编/译码器，硬件主要由外围集成电路和PIC单片机两部分组成。外围电路包括主振荡器，电源电路，数字分频电路以及串/并和并/串转换电路；而单片机是作为转换运算和电路控制的中心。部单片机设计则需要掌握其接口电路和程序的编写，
9、这章先介绍它的接口电路。 总体设计现阶段的编译码电路一般有两种：一种是组合逻辑电路，就是把整个编译码器都集中在一块芯片上，设计成一个大规模专用集成块，国外设备大多采用这种方法；另一种是把设计好的码表全部存贮到一块只读存储器(PROM)，由单片机执行程序而完成编译码。国设备一般采用这种方法。 3B4B编码器原理及框图如图4.1所示，图中的串并变换和并串变换是移位寄存器。首先将设计好的码表存入编码逻辑(PROM)，待变换的信输入串并变换器后，在信时钟Cp1的作用下，数字信号在串并变换移位，变为3比特一组的码，b1,b2,b3,并行输出作为编码逻辑(PROM)的地址码，从而完成将原始码流每3比特分成
10、一组的分组过程。编码逻辑(PROM)是集成元件构成的逻辑网，根据需要及功能，在本次毕业设计中，采用的是PIC系列的单片机。它的功能是跟据码表里的逻辑关系把信组变换成线路码组。在地址码的作用下，编码逻辑(PROM)根据存储的码表输出与地址对应的并行4B码，进入并串变换器，在线路码时钟Cp2的作用下，移位而输出已变换的4B码流，完成编码过程。 信号码时钟串并变换信号输入3B码流b 1CP1b 2b 1单片机编码逻辑B 4B 3B 2B 1并串变换信号输出4B码流CP2线路码时钟图 4.1 3B4B码编码器框图4.1.1 3B4B译码器原理及框图如图4.2所示，译码过程和编码过程相反，译码器与编码器
11、基本相同。译码时，把送来的已变换4B信流，每4比特并联为一组，作为译码逻辑(PROM)地址，然后读出3B码，再经过并串变换还原为原来的信流。并串变换信号输出3B码流B 1CP1B 2B 1单片机译码逻辑b 4b 3b 2b 1串并变换信号输入4B码流CP2信号码时钟线路码时钟图 4.2 3B4B码译码器框图4.2 振荡分频电路4.2.1 主振荡器本次毕业设计的主要目的是设计出能够长时间稳定工作的编译码器，而主振荡器的作用则是为串并输入和并串输出提供了最基本的时钟。为了达到长时间稳定工作的目的，这个时钟不但要求稳定而且要求十分精确，否则会造成串并输入与并串输出之间的频率不同步，这样就会出现码流的
12、阻塞从而导致大量的误码。 因此为了减少误码，提高系统长时间工作的稳定性，我们选用频率稳定度极高的石英晶体振荡器作为本次毕业设计中的主振荡器。按照本次毕业设计的要求的需要，以及分频电路的特点和简易性，所选用的石英晶体振荡器的频率为1.920MHz。 具体设计电路图如图4.3所示：图 4.3 主振荡器电路图此晶体振荡电路由非门7404和晶体组成。电路中没有使用电容。电阻R3,R4,R5,R6将两个非门偏置在线性围，并由晶体提供正反馈回路。其中，R1=220,R2=560,R3=220,R4=1.8K。4.2.2 分频电路一 分频思想分频电路是此次毕业设计中的外围电路的一部分，也是很主要的部分。由石
13、英晶体振荡器所产生的时钟脉冲经分频器分频后，分别进入串并变换电路和并串变换电路。由于是3B4B编译码器，而且设计指标要求是：输入码速9.6Kb/s,输出码速12.8Kb/s，因此可以确定3B码和4B码两个部分的频率之比为3：4，且具体数值为：3B码部分为9.6KHz,4B码部分为12.8KHz。这两个频率都是由主振荡器的时钟1920KHz分频而来，且分频系数分别为200和150。 考虑到系统的稳定性和精确性，如果用数字电路一次性对原始脉冲进行分频系数为200和150的分频，在如此大的分频系数之下，对元件及电路的精度要求非常高，而且容易受环境变换的影响，并不利于此设计的长期稳定的运行。因此采用二
14、段式分频电路的思想，即先对1920KHz的原始时钟10分频，然后再分别对已得的192KHz时钟进行20分频和15分频，从而也可以得到我们所需要的9.6KHz和12.8KHz的频率。这样就可以减少误差，并在保持结果相同的情况下，相对的降低元件和环境的要求。 二 分频器件选型 根据设计的需要及要求，决定选用74161作为分频器件。其引脚图如图4.4所示：图 4.4 74161引脚图74161是4位二进制同步加计数器，其各引脚具体功能见表4.1所示：表 4.1 74161各引脚功能引脚符号引脚号名称LOAD9预置数控制端（低电平）A B C D3 4 5 6并行数据输入端ENP7“并行计数允许”输入端ENT10“串行计数允许”输入端CLK2时钟（高电平跳变有效）RCO15进位输出端QA QB QC QD14 13 12 11并行输出端CLR1异步清零端GND8接地端VCC16电源输入端表4.2是74161的功能表，由表可知74161具有以下功能：1. 异步清零 当CLR=0时，不管其他输入端的状态如何（包括
