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1、 数字集成电路课程设计数字集成电路课程设计 题 目 4 bits 超前加法进位器的全定制设计 姓 名 席高照 学 号 111000833 学 院 物理与信息工程学院 专 业 微电子 卓越班 年 级 2010 级 指导教师 陈群超 签名 2013 年 6 月 3 日 目 录 第第 1 1 章章 概概 述述 1 1 1 1 课程设计目的 1 1 2 课程设计的主要内容 1 1 2 1 设计题目 1 1 2 2 设计内容 1 第第 2 2 章章 功能分析及逻辑分析功能分析及逻辑分析 2 2 2 1 功能分析 2 2 2 推荐工作条件 3 2 3 电性能 3 2 4 真值表 6 2 5 表达式 6 2
2、 6 电路图 7 第第 3 3 章章 电路设计与器件参数设计电路设计与器件参数设计 8 8 3 1 性能指标 8 3 2 模块划分 8 3 2 1 输出级电路设计 8 3 2 2 内部反相器 9 3 2 3 内部电路等效 9 3 2 4 输入级电路 10 3 2 5 输出缓冲级电路 10 3 2 6 输入 输出保护电路 10 3 3 本章小结 11 第第 4 4 章章电路模拟与仿真电路模拟与仿真 1 12 2 4 1 电路搭建 12 4 1 1 建立新库 12 4 1 2 建立SCHEMATIC VIEW 13 4 1 3 建立SYMBOL 14 4 1 4 建立总体电路SCHEMATIC V
3、IEW 14 4 1 5 建立总体SYMBOL 15 4 1 6 测试电路 16 4 2 功能仿真 16 4 3 功耗仿真 18 4 4 仿真结果分析 18 4 5 本章小结 18 第第 5 5 章章版图设计版图设计 1 19 9 5 1 原理 19 5 2 反相器版图 19 5 3 输入级 20 5 4 输出级 20 5 5 输出缓冲 20 5 6 异或门 21 5 7 或非门 23 5 8 与非门 24 5 9 整体版图 25 5 10 本章小结 25 心心 得得 2 26 6 参考文献参考文献 2 27 7 附附 录录 2 28 8 附录 1 74LS283 中文资料 28 福州大学数字
4、集成电路课程设计 报告 0 第 1 章 概 述 1 1 课程设计目的 综合应用已掌握的知识 熟悉集成电路设计流程 熟悉集成电路设计主流工具 强化学生的实际动手能力 培养学生的工程意识和系统观念 培养学生的团队协作能力 1 2 课程设计的主要内容 1 2 1 设计题目 4bits 超前进位加法器全定制设计 1 2 2 设计要求 Vdd 1 8V VoH 4 6V Vol 0 4V 可驱动 10 个 LSTTL 电路 相对于 15pf 电容负载 1 rf ttns 6 TLH THL tns 10 PLH PHLiii tABCCons 12 PLH PHLiiii tABCSns 32 25 d
5、iswork PmW fMHz 1 2 3 设计内容 功能分析及逻辑分析 电路设计及器件参数设计 估算功耗与延时 电路模拟与仿真 版图设计 版图数据提交及考核 课程设计总结 4bit 超前进位加法器的全定制设计 1 第 2 章 功能分析及逻辑分析 2 1 功能分析 74283 为 4 为超前进位加法器 不同于普通串行进位加法器由低到高逐级进位 超前 进位加法器所有位数的进位大多数情况下同时产生 运算速度快 电路结构复杂 其管 脚图如下 图图 2 1 74283 芯片的引脚功能表 表表 2 1 74283 引脚功能 引脚位符号名称及功能 4 1 13 10 1 2 3 4 和输出端 5 3 14
6、 12A1 A2 A3 A4运算输入端 6 2 15 11B1 B2 B3 B4运算输入端 7C0进位输入端 9C4进位输出端 8GND接地 0V 16Vcc正电压电源 福州大学数字集成电路课程设计 报告 2 2 2 推荐工作条件 表表 2 2 SMIC 0 18 工艺工作条件 2 3 电特性 表表 2 3 1 直流工作规格 SymbolParameter ConditionsMi n Typ Not e 1 MaxUni ts VI Input clamp voltage CC V Min I I 18mA 1 5V DM542 53 4 OH V High Lever Output Vol
7、tage CCOH VMin IMax ILIH VMax VMin DM742 73 4 V DM540 250 4 CCOL VMin IMax ILIH VMax VMin DM740 350 4 OL V Low Lever Output Voltage 4 OLCC ImA VMin DM740 250 4 V A B0 5 I I Input current Ma x input voltage CC VMax 7 i VV CO0 1 mA A B40 IH I High Lever Input Current CC VMax 2 7 i VV CO20 uA 4bit 超前进位
8、加法器的全定制设计 3 A B 0 8 IL I Low Lever Input Current CC VMax 0 4 i VV CO 0 4 mA DN54 100 OS I Short circuit output CC VMax Note 2 DM74 100 mA 1CC I Supply current CC VMax Note 3 1934mA 2CC I Supply current CC VMax Note 4 2239mA 表表 2 3 2 交流特性 2 L KR 15 L CpF 50 L CpF SymbolParameterFrom Input To Output M
9、inMaxMinMax Un its PLH t Propagation Delay Time Low to High Lever Output CO to 1 2 1011ns PHL t Propagation Delay Time High to Low Lever Output CO to 1 2 1012ns PLH t Propagation Delay Time Low to High Lever Output CO to 3 1011ns 福州大学数字集成电路课程设计 报告 4 PHL t Propagation Delay Time High to Low Lever Out
10、put CO to 3 1012ns PLH t Propagation Delay Time Low to High Lever Output CO to 4 1011ns PHL t Propagation Delay Time High to Low Lever Output CO to 4 1012ns PLH t Propagation Delay Time Low to High Lever Output ii orBA to i 1011ns PHL t Propagation Delay Time High to Low Lever Output ii orBA to i 10
11、12ns PLH t Propagation Delay Time Low to High Lever Output CO to C4810ns PHL t Propagation Delay Time High to Low Lever Output CO to C4811ns PLH t Propagation Delay Time Low to High Lever Output ii orBA to C4 810ns PHL t Propagation Delay Time High to Low Lever Output ii orBA to C4 811ns 基于 VC 实现单片机
12、和 PC 机的串行通信 5 2 4 真值表 表表 2 4 真值表 2 5 表达式 定义两个中间变量 Gi 和 Pi 所以 进而可得各位进位信号的罗辑表达如下 福州大学数字集成电路课程设计 报告 6 2 6 电路图 图图 2 2 福州大学本科生毕业设计 论文 7 第 3 章 电路设计及器件参数设计 3 1 性能指标 Vdd 1 8V VoH 4 6V Vol 0 4V 可驱动 10 个 LSTTL 电路 相对于 15pf 电容负载 1 rf ttns 6 TLH THL tns 10 PLH PHLiii tABCCons 12 PLH PHLiiii tABCSns 32 25 diswork
13、 PmW fMHz 3 2 模块划分 根据电路原理 可以将加法器的电路分为五级 输入级 内部反相器 内部逻辑门 输出级和输出缓冲级 3 2 1 输出级电路设计 其中 15 L CpF VDD 1 8V 联立可求得 Wn 18 7u 19u WP 3 93Wn 73 9u 74u L 0 18u 福州大学数字集成电路课程设计 报告 8 3 2 2 内部反相器 其中 Tr Tf 1ns 为负载电容 一般来说 内部反相器的负载由三个部分电容构成 分别是 本级漏极的 PN 结电容 Cpn 下级的栅电容 Cg 连线杂散电容 Cs 2 PNjjsw CCWBCWB Cj 是单位面积的结电容 Cjsw 是单
14、位长度的周边电容 b 为有源区宽度 这里取 0 3um 所以 916 2 02 101 0704 10 PNN CW Cg Wn Wp L Cox 150 7pF 这里的 Wn 和 Wp 近似取输出级的 Wn 和 Wp 的值 一般情况下 连线杂散电容远小于栅电容 故本次设计忽略 Cs 的影响 综合上述三部分的电容量 可以得到内部反相器的负载 913 2 02 101 508 10 LN CW 由于 tr tf 由公式可近似认为 3 93 N PNNP uWWW LuLL 故 由 tr tf 1ns 可得 Wn 0 1887um 取 Wn 0 22um 则 Wp 0 75um 3 2 3 内部电
15、路等效 内部逻辑门的设计采用与非门的等效反相器设计 也就是根据晶体管的串并联关系 再根据等效反相器中相应晶体管的尺寸 直接获得与非门的各晶体管的尺寸的方法 以两输入与非门为例 P 管的 W L 的计算 将两输入与非门的两个并联 P 管等效为内部反相器的 P 管 为保证在只有一个 福州大学本科生毕业设计 论文 9 PMOS 管导通的情况下 仍能获得所需要的上升时间 要求各 PMOS 管的宽长比与反相 器中的 PMOS 管相同 即 Wp 0 75um N 管的 W L 的计算 考虑到 N 管的串联结构 为保持下降时间不变 各 N 管的等效电阻必须缩小 3 倍 也就是它们的宽长比必须是反相器中的管的
16、宽长比的 3 倍 即 Wn 0 66um 同理可得其他门的管子的尺寸 3 2 4 输入级电路 提拉管 PM1 的 W L 的计算 为了节省面积 同时又能使较快上升 取 W L 3 此处的 L 0 18um 即 W 0 54um CMOS 反相器 PM0 管 W L 的计算 这个管的 W L 可以参考内部反相器的计算过程 这里取 W L 0 75um 0 18um CMOS 反相器 N 管 W L 的计算 由于要与兼容 而的输出电平在 0 2V 到 2V 之间 因此要选取反相器的转换电平为 max min 1 1 2 itit it VV VV 另外 由半导体器件物理知识可知 算出 0 5 68 P N K K 所以 6 24 W L 所以 1 13 0 18 W umum L 3 2 5 输出缓冲级电路 由于输出级要驱动 TTL 电路 故输出级部分要在输出级前加入一级缓冲级电路 如图所示 将与输出级的异或门和或非门等效为一个反相器 与中间级缓冲级电路 计算相类似 可以算得缓冲级 N P 管的尺寸 N 43 92 2 5 5 18 W L n 18 0 77um 0 18um W L p
