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1、北京正负电子对撞机重大改造工程初步设计4.10.4 BESIII 子鉴别器读出电子学系统子鉴别器由阻性板探测器(RPC)组成，阻性板探测器上布有感应条，感应条上的感应信号代表了粒子击中的位置信息。整个子鉴别器共有9088（桶部：4992；端盖部：4096）个电子学通道。子鉴别器读出电子学系统的任务是把上述位置信号转换成数据，在触发信号到来时，将好事例的数据加头文件，并存入事例缓冲器，等待DAQ的处理。子鉴别器读出电子学系统由5个VME的读出插件组成；每个VME的读出插件有16个数据读出链；每个链负责收集256个阻性板探测器的感应条的数据。这样，子鉴别器读出电子学系统可并行扫描10,240个数据
2、，满足阻性板探测器9088个电子学通道数据获取的要求。子鉴别器读出电子学系统还包括测试子系统。在读出电子学系统停止取数时，测试子系统负责对其进行测试。4.10.4.1 电子学设计条件1. 探测器输出信号BESIII的子鉴别器的阻性板探测器感应条信号如图4.10-40所示。阻性板探测器的输出信号特性如下：信号幅度典型值(50)：700 mV信号最小幅度(50)：100 mV信号最大幅度(50)：800mV信号延迟时间： 50 ns图4.10-40 阻性板探测器典型输出信号2. 期望的事例击中率阻性板探测器的事例率约和海平面宇宙线相当，为400 Hz/m2；在该事例率的条件下，在1s 的窗口下，偶
3、然事例的击中率约为每事例20道。击中率和宇宙线、阻性板探测器的噪声以及本底有关。物理事例率也相当低，每次事例也仅有几十道被击中1。子鉴别器的阻性板探测器是低噪声和低事例占有率的探测器。事例击中率为0.100.25 Hz/cm2。3. 死时间前端电子学读出板使用流水线技术，无死时间。4. 甄别阈值要求所有电子学通道的阈值相同，统一可调，软件控制。阈值调整精度为1。5. 触发特性触发延迟时间：6.4s触发脉冲最大晃动：0.2s平均触发率：4kHz6. 测试所有电子学通道的测试信号相同，测试脉冲幅度的精度为1。根据以上设计条件，同时根据阻性板探测器通道数大的特点，子鉴别器读出电子学系统必须在权衡合理
4、造价的条件下，寻求最佳的性能价格比的设计方案。4.10.4.2 子鉴别器读出电子学系统结构从系统功能来说，子鉴别器电子学系统可分为数据读出、甄别阈控制和系统测试等三个部分。而就它的物理结构而言，子鉴别器电子学系统由放置在探测器附近的1个9U的VME机箱和4个电源机箱组成。在探测器上方中间，放置VME系统机箱，1个系统控制插件（System Control Module）、1个VME读出插件（Readout）、4个扇入扇出插件（I/O Module）和14个JTAG控制插件被安置在这个机箱中。系统控制插件从探测器主触发系统接收系统时钟和触发控制信号（L1，Check，Reset），并通过VME扩
5、展总线将这些信号传送到I/O插件驱动输出；接受通过VME BUS发出的前端板阈值设置命令和TEST控制命令（系统测试控制），并通过VME扩展总线送到I/O 插件驱动输出；从VME扩展总线接收读出插件送来的FULL信号，驱动后送主触发系统。扇入扇出插件（I/O插件）负责驱动时钟和触发控制信号，送到所有的前端板（FEC）；从FEC接收串行数据输出和FECBufferFull信号并传送到读出插件。每个数据链一个I/O接口；每个I/O插件配置12个I/O接口，4个插件共48个I/O接口，满足系统3640个数据链的要求。同时，鉴于大的RPC探测器的放电脉冲对FEC中FPGA芯片功能的可能损坏，在扇入扇出
6、插件（I/O插件）中设有FPGA功能实时核对的数据模式（Data Pattern）的输入/输出线，以便在探测到FPGA功能损坏的情况下，及时对FGPA功能数据的重新装载。读出插件负责所有的数据链数据读出和压缩、子事例组建，并存放到缓冲区中，申请DAQ读出子事例数据；与FEC交换FULL信号控制数据链的数据传输；根据主触发的控制信号进行L1的检查和复位，并向主触发提供Buffer FULL信号和RERR信号；完成数据读出和压缩的控制逻辑，包括FEC读出控制、VME读出控制、L1计数（Trigger Number）/复位等操作。每个muon子事例的数据为600bytes，总数据率为2.4MB/s，
7、可以在一个VME机箱中读出（事例率估算见后4.10.4.3）。受VME插件面积所限，一个VME插件可能放不下所有的读出模块，则需要多个读出插件，分别压缩后，采用CBLT的方式读出。阻性板探测器读出电子学系统的整体结构框图请参见图4.10-41。一个前端板可以并行地读入16个感应条上的数据，并将该数据存入可串行输出的移位寄存器中。16个前端板用菊花链的形式组成一个数据链，用LVDS信号串行地把256个感应条的位置信息传送到I/O插件后送入VME读出插件中。数据链的数据经分别压缩后，在数据链缓冲器中暂存；将所有数据链的压缩数据存入VME读出插件的子事例缓冲器中，等待DAQ的处理。（每个数据链包括2
8、56道数据，系统共3640个数据链，表示了40964992个感应条的位置信息；40个数据链最多可表示10240个感应条的位置信息，组成了一个子事例的数据，可以满足BESIII RPC 9088个通道的要求。）当测试命令传送到VME的测试信号发生器（在系统控制插件中）时，测试信号发生器将其转换为串行的DAC控制时序并通过I/O插件送到FEC中，对FEC中控制TEST信号的DAC进行设置，产生与测试命令相对应的测试模拟信号。测试信号被加载到每个通道的比较器的输入端，测试通道电路的好坏。JTAG控制插件负责从VME BUS接收FEC的FPGA配置命令，并转换为JTAG控制时序，驱动后送到FEC；FE
9、C采用串行配置方式，每个JTAG控制接口负责4个FEC的JTAG配置，总共需要404个JTAG控制接口（14个插件）。RPCsPPCI/OModuleReadOutModuleControlModuleVME CrateJTAGModulePOWER CRATEL1/CLK/Reset/Check 图4.10-41 阻性板探测器读出电子学系统整体结构示意图甄别阈设置电路的方法与上述测试方法相似。甄别阈设置命令将由甄别阈控制器发出，经前端板的DAC变换后，形成相应的电平，加载到比较器的甄别阈设置端，达到设置甄别阈的目的。 4.10.4.3 数据读出部分的电路1. 前端读出板电路（FEC）前端读出
10、板电路的任务是并行读出阻性板探测器感应条上的信号，并保存6.4S的时间，等待触发信号的出现。在6.4S时，如果有触发信号出现，则表示该保存的信号是好事例数据，该数据将传送到的VME读出插件中去；如果没有触发信号到来，则清除该保存的信号，再次等待阻性板探测器感应条的信号。当感应条信号又一次到来时，则再次保存该信号，等待触发信号的出现。前端板电路安装在探测器的内部。前端读出板电路的原理框图请参见图4.10-42。RPC探测器感应条的模拟信号，由双绞线扁平电缆并行引出，并加载到前端板的甄别器（比较器）的信号输入端。信号经甄别器甄别后，变为数字逻辑信号。16个通道的数据，存放在FPGA中的FIFO中，
11、等待触发信号的出现。当触发信号出现时，数据由FPGA中的移位寄存器串行成一个16位的数据流，以便和上一块16个通道的前端板链接。在FPGA芯片中，还使用了一个16个输入的”或”门，在触发信号出现时，将该“或”门的输出作为FAST OR信号提供给触发系统使用，以便快速地判断子的情况（图中未画出）。FPGA芯片的逻辑示意图请参见图4.10-43。图4.10-42 前端板电路框图甄别器00缓冲器(FIFO)甄别器01缓冲器(FIFO)甄别器15缓冲器(FIFO)Trigger后一块板的数据输入读出移位读出移位读出移位输出至前一块板/LVDS输出移位操作缓冲器移位操作缓冲器移位操作缓冲器图4.10-4
12、3 前端板FPGA逻辑示意图由图4.10-43可知，我们在FPGA中使用了流水线的技术，避免了系统的死时间。FPGA芯片中共设置了两级缓冲器。第一级缓冲器（FIFO）作流水线工作的缓冲器使用，其深度应该等于触发延迟时间内到达数据的个数和触发信号向后晃动的时间内到达数据个数之和。因为LVDS数据经18m传输线传输至VME读出插件的链数据缓冲器所需要较长的时间，为避免在此传输过程中再次出现触发信号而导致数据的丢失，所以在FPGA中设置了第二级缓冲器。关于第二级缓冲器深度设置及其对系统死时间影响的估算，请参见“附录一缓冲器深度的估算”的章节。RPC经常会因为束流损失或其它原因而产生大的放电，造成FE
13、C线路或其中的元件损坏，特别是FPGA芯片会由于这种放电而功能失效；同时，FPGA放置在探测器的内部，也可能由于辐射的影响，产生某些逻辑功能的失效。为防止这种情况的产生，在VME前端板中，加入了大电荷保护。当发现FPGA功能失效时，立即重载FPGA的源码，以避免数据的丢失。2.VME读出插件在FEC的数据被传送到远端的VME读出插件时，首先进行事例数据压缩，存入链数据缓冲器。一个VME读出插件共有40个链（最大数据缓冲器，可以并行地接受40数据链的数据输入。在每个数据链的数据传送完毕后，40个链数据缓冲器的数据将转存到子事例缓冲器中，同时加入触发号和运行号等数据头信息，等待DAQ的读入。Cha
14、inDataBuffer624-byteSub-eventBuffer24644-byteTestCh 00Series toparallelDataSMPRSVMEBUSCh 15Ch 01Test SwitchACQ图4.10-44 VME读出插件方框图一个VME读出插件的框图如图4.10-44所示。图中的联动开关是为测试设置的。当联动开关置于“取数”挡时，数据经压缩后存入数据链事例缓冲器；当联动开关置于“测试”挡时，数据经串并转换后存入数据链事例缓冲器。事实上，此处的联动开关可以使用多路器来实现。1）数据量的估算和事例压缩格式子鉴别器的阻性板探测器是一个低事例占有率的探测器。根据Baba
15、r实验子鉴别的阻性板探测器给出的每次事例也仅有几十道被击中1的数据，可以估算BESIII子鉴别器的数据量。所谓按前端读出板的压缩方法，事实上是只要某一块前端读出板上任何一道有数据，就把该前端读出板上的数据全部存储起来。由图4.10-45可知，625前端读出板（16通道62510,000通道）的地址可用10位编码来表示，前端读出板上的16个通道的数据可用16位数据码来表示。0 SuppressFEC Adds（10-bit） FEC Adds（10-bit） Undef（6-bit） FEC data（16-bit）Suppress by FECCH.adds（4-bit）Undef（2-bit）图4.10-45 两种数据压缩格式零压缩的方法则是去掉数据中的数据0，仅留下数据1，并把该数据地址存储起来。在这种压缩方法中，前端读出板的地址为10位编码，板上16个通道的地址编码为4位，2位备
