《集成电路三维封装 微间距叠层芯片的校准要求-编制说明》由会员分享，可在线阅读，更多相关《集成电路三维封装 微间距叠层芯片的校准要求-编制说明（3页珍藏版）》请在金锄头文库上搜索。
1、国家标准集成电路三维封装 微间距叠层芯片的校准要求 (征求意见稿) 编制说明1 工作简况1.1 任务来源本项目是2018年国家标准委下达的军民通用化工程标准项目中的一项，本国家标准的制定任务已列入2018年国家标准制修订项目，项目名称为集成电路三维封装 微间距叠层芯片的校准要求，项目编号为：20182272-T-339。本标准由中国电子技术标准化研究院负责组织制定，标准归口单位为全国半导体器件标准化技术委员会集成电路分技术委员会（TC78/SC2）。1.2 起草单位简介中国电子技术标准化研究院是工业和信息化部直属事业单位，专业从事工业和电子信息技术领域标准化科研工作。中国电子技术标准化研究院紧
2、紧围绕部中心工作，立足标准化工作核心，研究工业和电子信息技术领域标准化发展战略，提出相关规划和政策建议；组织建立和完善电子信息、软件服务等领域技术标准体系，开展共性、基础性标准的研究制定和应用推广；承担电子产品的试验检测、质量控制和技术评价、质量监督检查和质量争议鉴定等工作；负责电子工业最高计量标准的建立、维护和量值传递工作；开展管理体系认证、产品认证、评估服务等相关活动；建立和维护标准信息资源，开展标准信息服务、技术咨询评估和培训活动。1.3 主要工作过程接到编制任务，项目牵头单位中国电子技术标准化研究院成立了标准编制组，华进半导体封装先导技术研发中心有限公司等相关单位参与标准编制工作。编制
3、组落实了各单位职责，并制定编制计划。编制组查找了国际、国内三维集成电路封装相关标准，认真研究了现行集成电路标准体系和相关标准技术内容，在此基础上形成了标准草案。2 标准编制原则和确定主要内容的论据及解决的主要问题2.1 本标准制定原则本标准遵循“科学性、实用性、统一性、规范性”的原则进行编制，依据GB/T 1.1-2009规则起草，确立了本标准的范围、规范性引用文件、术语和定义。2.2 标准的主要内容与依据2.2.1 本标准的定位本标准是三维集成电路封装系列标准中的一项，规定了在芯片接合过程中提供多个叠层集成电路之间初始对准和对准保持的要求。目前，国际上三维集成电路封装的校准要求的标准有IEC
4、 SC47A于2018年发布的IEC 63011-2:2018Integrated circuits - Three dimensional integrated circuits - Part 2: Alignment of stacked dies having fine pitch interconnect（集成电路 - 三维集成电路 - 第2部分：微间距叠层芯片的校准要求），国内暂无相关标准。本标准主要参考IEC 63011-2标准制定。2.2.2 关于引用文件本标准参照IEC标准制定，引用IEC 63011-2:2018。此外，术语部分还参照了IEC 63011-1:2018Inte
5、grated circuits - Three dimensional integrated circuits - Part 1: Terminology和SJ/T 11707-2018 硅通孔几何测量术语，校准质量评估部分参照了IEC 63011-3:2018 Integrated circuits - Three dimensional integrated circuits - Part 3: Model and measurement conditions of through-silicon via。2.2.3 术语和定义本标准按照IEC 63011-2介绍了三维封装的校准试验所涉及
6、的相关术语。三维堆叠校准的相关术语主要包括了硅通孔、芯片键合、键合机、凸点、微凸点、函数发生器、发射器、接收器、对准标记、对准器等。上述术语和定义采用翻译法，对TSV术语兼顾了SJ/T 11707-2018的规定。2.2.4 芯片接合期间的对准维护对于芯片在接合期间的对准维护步骤作出详细的描述，主要包括芯片堆叠过程中对准要求、芯片键合过程中的对准要求以及芯片堆叠后的对准测量要求，并给出了芯片堆叠过程中的芯片对准的程序图和实例，具体操作步骤参照IEC 63011-2。2.2.5 对准程序对于微间距芯片堆叠的具体对准程序作出详细的规定，包括初始芯片堆叠的对准和最终对准的要求，以及对准质量的评估，具
7、体操作步骤参照IEC 63011-2和EC 63011-3。3 主要试验（或验证）情况分析无。4 知识产权说明无。5 采用国际标准和国外先进标准情况本标准主要参考IEC SC47A于2018年发布的IEC 63011-2:2018Integrated circuits - Three dimensional integrated circuits - Part 2: Alignment of stacked dies having fine pitch interconnect（集成电路 - 三维集成电路 - 第2部分：微间距叠层芯片的校准要求）制定。6 与现行相关法律、法规、规章及相关标准的协调性本标准不违反现行的法律、法规和规章。与GB/T 12750-2006半导体器件 集成电路 第11部分：半导体集成电路分规范（不包括混合电路）、GB/T 16464-1996半导体器件 集成电路 第1部分：总则、GB/T 9178-88集成电路术语，本标准是三维集成电路封装系列标准的一项，可以健全现有集成电路标准体系。7 重大分歧意见的处理经过和依据无。8 标准性质的建议本国家标准属于基础性标准，建议本标准草案通过审查后作为推荐性国家标准发布。9 贯彻标准的要求和措施建议无。10 替代或废止现行相关标准的建议无。11 其他应予说明的事项无。3
