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1、 ._计算机_学院 计算机科学与技术 专业 班、学号 姓名 协作者_ 教师评定_实验题目_基于Libero的数字逻辑设计仿真及验证实验_1、 熟悉EDA工具的使用；仿真基本门电路。2、 仿真组合逻辑电路。3、 仿真时序逻辑电路。4、 基本门电路、组合电路和时序电路的程序烧录及验证。5、 数字逻辑综合设计仿真及验证。实验报告1、基本门电路一、实验目的1、了解基于Verilog的基本门电路的设计及其验证。2、熟悉利用EDA工具进行设计及仿真的流程。3、学习针对实际门电路芯片74HC00、74HC02、74HC04、74HC08、74HC32、74HC86进行VerilogHDL设计的方法。二、实验
2、环境Libero仿真软件。三、实验内容1、掌握Libero软件的使用方法。2、进行针对74系列基本门电路的设计，并完成相应的仿真实验。3、参考教材中相应章节的设计代码、测试平台代码（可自行编程），完成74HC00、74HC02、74HC04、74HC08、74HC32、74HC86相应的设计、综合及仿真。4、提交针对74HC00、74HC02、74HC04、74HC08、74HC32、74HC86（任选一个）的综合结果，以及相应的仿真结果。四、实验结果和数据处理1、所有模块及测试平台代码清单/74HC00代码-与非/ 74HC00.vmodule HC00(A, B, Y); input 3:
3、0 A, B; output3:0 Y; assign Y = (A&B);endmodule/74HC00测试平台代码/ test_00.vtimescale 1ns/1nsmodule test_00; reg 3:0 a,b; wire 3:0 y; HC00 u(a, b, y); initial begin a = 4b0000;b = 4b0001; #10 b = b1;/0010 #10 b = b1;/0100 #10 b = b1;/1000 a = 4b1111;b = 4b0001; #10 b = b1; #10 b = b1; #10 b = b1; endendm
4、odule/74HC02代码-或非/ 74HC02.vmodule HC02(A, B, Y); input 3:0 A, B; output3:0Y; assignY = (A|B);endmodule/74HC02测试平台代码/ test_02.vtimescale 1ns/1nsmodule test_02; reg3:0 a,b,c; wire 3:0 y; HC02 u(a, b, y); initial begin a = 4b1111;c = 4b0001; b = c;c = c1; #10 b = c;c = c1; #10 b = c;c = c1; #10 b = c;
5、a = 4b0000;c = 4b0001; b = c;c = c1; #10 b = c;c = c1; #10 b = c;c = c1; #10 b = c; endendmodule/74HC04代码-非/ 74HC04.vmodule HC04(A, Y); input3:0 A; output3:0Y; assignY = A;endmodule/74HC04测试平台代码/ test_04.vtimescale 1ns/1nsmodule test_04; reg3:0 a; wire 3:0 y; HC04 u (a, y); initial begin a = 4b0001;
6、 #10 a = a1; #10 a = a1; #10 a = a1; endendmodule/74HC08代码-与/ 74HC08.vmodule HC08(A, B, Y);input3:0 A, B;output3:0Y;assignY = A&B;endmodule/74HC08测试平台代码/ test_08.vtimescale 1ns/1nsmodule test_08; reg3:0 a,b; wire 3:0 y; HC00 u(a, b, y); initial begin a = 4b0000;b = 4b0001; #10 b = b1; #10 b = b1; #1
7、0 b = b1; a = 4b1111;b = 4b0001; #10 b = b1; #10 b = b1; #10 b = b1; endendmodule/74HC32代码-或/74HC32.vmodule HC32(A, B, Y);input 3:0 A, B;output3:0Y;assignY = A|B;endmodule/74HC32测试平台代码/ test_32.vtimescale 1ns/1nsmodule test_32; reg3:0 a,b,c; wire 3:0 y; HC02 u(a, b, y); initial begin a = 4b1111;c =
8、4b0001; b = c;c = c1; #10 b = c;c = c1; #10 b = c;c = c1; #10 b = c;a = 4b0000;c = 4b0001; b = c;c = c1; #10 b = c;c = c1; #10 b = c;c = c1; #10 b = c; endendmodule/74HC86代码-异或module HC86(A, B, Y);input3:0 A, B;output3:0Y;assignY = AB;endmodule/74HC86测试平台代码/ test_86.vtimescale 1ns/1nsmodule test_86;
9、 reg3:0 a, b; wire 3:0 y; HC86 u (a, b, y); initial begin a = 4b0000;b = 4b0001; #10 b = b1; #10 b = b1; #10 b = b1;#10 a = 4b1111;b = 4b0001; #10 b = b1; #10 b = b1; #10 b = b1; endendmodule2、第一次仿真结果（任选一个门，请注明，插入截图，下同）。（将波形窗口背景设为白色，调整窗口至合适大小，使波形能完整显示，对窗口截图。后面实验中的仿真使用相同方法处理）3、综合结果（截图）。（将相关窗口调至合适大小，使
10、RTL图能完整显示，对窗口截图，后面实验中的综合使用相同方法处理）4、第二次仿真结果（综合后）（截图）。回答输出信号是否有延迟，延迟时间约为多少？输出信号有延迟，延迟时间约为0.3ns5、第三次仿真结果（布局布线后）（截图）。回答输出信号是否有延迟，延迟时间约为多少？分析是否有出现竞争冒险。输出信号有延迟，延迟时间约为3ns,没有出现竞争冒险。2、组合逻辑电路一、实验目的1、了解基于Verilog的组合逻辑电路的设计及其验证。2、熟悉利用EDA工具进行设计及仿真的流程。3、学习针对实际组合逻辑电路芯片74HC148、74HC138、74HC153、74HC85、74HC283、74HC4511
11、进行VerilogHDL设计的方法。二、实验环境Libero仿真软件。三、实验内容1、掌握Libero软件的使用方法。2、进行针对74系列基本组合逻辑电路的设计，并完成相应的仿真实验。3、参考教材中相应章节的设计代码、测试平台代码（可自行编程），完成74HC148、74HC138、74HC153、74HC85、74HC283、74HC4511相应的设计、综合及仿真。4、74HC85测试平台的测试数据要求：进行比较的A、B两数，分别为本人学号的末两位，如“89”，则A数为“1000”，B数为“1001”。若两数相等，需考虑级联输入（级联输入的各种取值情况均需包括）；若两数不等，则需增加一对取值情
12、况，验证A、B相等时的比较结果。5、74HC4511设计成扩展型的，即能显示数字09、字母af。6、提交针对74HC148、74HC138、74HC153、74HC85、74HC283、74HC4511（任选一个）的综合结果，以及相应的仿真结果。四、实验结果和数据处理1、所有模块及测试平台代码清单/74HC148代码/ 74HC148.vmodule HC148(EI, In, Out, EO, GS);inputEI;input7:0In;output2:0Out;outputEO, GS;reg2:0Out;regEO, GS;intergerI;always (EI or In)if(EI)beginOut = 3b111; EO = 1;GS = 1;endelseif( In = 8b11111111 )beginOut = 3b111;EO =
