《计算机结构与逻辑设计教学课件 chap2 2》由会员分享，可在线阅读，更多相关《计算机结构与逻辑设计教学课件 chap2 2（119页珍藏版）》请在金锄头文库上搜索。
1、几种常用的组合逻辑模块 1 编码器 Encoder 0 1 2 3 键 盘 编 码 0 1 代 码 输 出 编码就是对某个信号指定一组代码 1 B1 I2 I3 B0 I1 I3 逻辑表达式 真值表 I0I1I2I3B1B0 100000 010001 001010 000111 000000 FOUR BIN 0 1 1 2 0 3 逻辑符号 I0 I1 I2 I3 B1 B0 4线 2线编码器电路图 I0 I1 I2 I3 B0 B1 2 I0I1I2I3B1B0 100000 010001 001010 000111 000000 4线 2线编码器电路图 I0 I1 I2 I3 B0 B
2、1 共用信号 B1 B0B1 B0 I0 0 0 1 1 1 0 1 1 1 1 3 推广到一般情况 X Y X1 Xm Y1 Yn m输入n输出的门网络 X 是m个需要编码的信号 通常只允许一个有效 即只能对其中 一个信号编码 Y是一组n位的代码 是共同有效的 编码器的特征 一 多 4 74148逻辑图 X2 NOTX1ANDBAFTER5ns X3 NOTAANDCAFTER5ns F1 NOTX2ANDX3AFTER5ns F2 NOTX2ORCAFTER6ns 每个节点是在其输入信号变化经过一定延时后才被赋值 所 以在仿真时应依时间顺序进行 97 3ns5ns 5ns 6ns 5ns
3、14ns NOTNAND2 A B C F1 F2 X1 X2 X3 NAND2 NAND2 NOR2 98 1 2 3 4 5 6 7 8 9 10 1112时间 ns1 2 3 4 5 6 7 8 9 10 1112 A B C X1 X2 X3 F1 F2 99 2 9 门网络的竞争与险象 产生险象的原因 A B C 1 2 3 4 5 6 7 8 910 1112 时间 ns 1314 1 1 1 0 1 1 X1 X2 X3 F1 F2 0 1 0 1 0 1 0 1 1 0 100 13ns 10ns 这种当一个信号通过两条或两条以上路径去影响输出逻辑值 但由于各个路 径延时不同而
4、造成的作用时间之差称为竞争 输出信号出现的险象正是这两条路 径竞争的结果 A B C F1 F2 X1 X2 X3 3ns5ns 5ns 6ns 5ns 101 从波形上可以分为 静态险象 动态现象 引起险象的原因可分为 逻辑险象 功能现象 102 静态险象 A A 1 A A A A F A A F 0 险象1 险象 输入信号变化前 后 输 出的稳态值是一样的 只 有输入信号发生变化时 输出产生毛刺 00 1 0 11 103 1 1 F A C 1 B 1 GG1 G2 A A F G A与A瞬时同态 动态险象 输入信号变化前 后 输 出的稳态值是不一样的 并在边沿处产生毛刺 11 0 0
5、 104 ABC 1 11 F1 X2 X3 AB AC A A 瞬时同态 A A 1 A A A A F A A F 0 险象1 险象 逻辑险象 逻辑险象 0 11 105 ABC 1 11 F1 X2 X3 AB AC A A 瞬时同态 逻辑险象 逻辑险象 0 11 106 功能险象 由于两个或两个以上输入信号同时变化时 由于可能经过的路 径不同而出现的险象 F1 AB AC ABCF1 1 011 路径 输入 101 001 011 输出 1 0 1 路径 输入 101 111 011 输出 1 1 1 0 险象 01 1 1 A BC 0 1 00011110 1 11 1 107 X
6、 X0险象 代数法 卡诺图法 1 代数法 在n变量的逻辑表达式中 给n 1个变量以特定取值 0 1 表达式仅保留某个具有竞争能力的变量X 使逻辑 表达式变成 则实现该表达式的逻辑电路存在发生险象的可能 险象的判别 X X 或 X X X X1险象 108 在卡诺图中 函数的每一个与项 或项 对应一个合并 圈 若两个合并圈相切 相切之处会出现险象 相切处 B C 1相切处 B C 0 令B C 1 产生0险象 令B C 0 产生1险象 卡诺图法和代数法分析方法完全一样 2 卡诺图法 A BC 0 1 00011110 1 11 1 A BC 0 1 00011110 0 00 0 109 ABC
7、 1 11 F1 X2 X3 AB AC A A 瞬时同态 A A 1 A A F 0 险象 逻辑险象 增加冗余项 消除 F1 AB AC BC 险象消除的方法 0 11 1 增加冗余项 最简和最佳是一对矛盾两个方面 110 2 输出端加小电容 门网络 输出波形的边沿加宽 降低了电路的速度 v o vo 111 3 选通 取样脉冲法 所谓选通 就是避开信号变化的瞬间 等到电路变化稳 定以后再输出 对输入信号的选通 对输出信号的选通 等输入信号的变化稳定以后 再送给门网络 等门网络对输入信号的响应稳定以后再输出 112 F1 AB AC 路径 输入 101 001 011 输出 1 0 1 0
8、险象 A BC 0 1 00011110 1 11 1 1 A B C 1 F2 F1 取样脉冲法目的是 避开险象 113 注意 特点 加选通脉冲后 正常的输出信号也变成脉冲信号 而 且其宽度与选通脉冲相同 方法简单 但必须设法得到一个与输入信号同步的选 通脉冲 对这个脉冲的宽度和作用时间均有严格的要求 114 根据逻辑电路图写出表达式 令B C 1 A具有两条路经到达输出端 所以A变量为具有竞争能力的变量 会产生0险象 产生0险象 1 A B C F 消除险象的方法 消除险象的方法就是消除 产生的条件 令B C 1 输出F 1 不可能出现0险象 1 A B C F 例1 已知电路图 判断电路
9、是否存在险象 并提出消除险象的 方案 115 1 1 1 1 A B C F 令B C 0 会产生1险象 输出F 0 不可能出现1险象 消除险象的方法 消除险象的方法就是消除 产生的条件 根据包含律可以写出 令B C 0 1 1 1 1 A B C F 1 例1 已知电路图 判断电路是否存在险象 并提出消除险象的 方案 116 试判断下列两个电路中是否存在竞争 险象 已知任何瞬间输入 变量只可能有一个改变状态 1 1 Y A B C a 1 1 1Y A B C b 117 小结 1 了解逻辑代数的基本逻辑关系和复合逻辑关系的函数 表达式 逻辑符号 2 掌握逻辑函数表达式与真值表之间的转换 标准与或 式 3 逻辑函数各种表现形式 与或 或与 与非 与非 或非 或非 与 或 非 之间的关系转换 4 求逻辑函数的对偶式 反函数 5 利用代数法和卡诺图化简逻辑表达式 理解最小项 相邻项的概念 掌握四变量以内函数的卡诺图化简法 118 6 了解正 负逻辑概念 相互之间的转换 7 了解组合逻辑电路的特点 分析方法 8 熟悉各类常用中规模组合模块的逻辑功能 工作原理 9 利用最小化和标准化设计组合电路 10 了解组合逻辑电路产生险象的原因 判断险象 消 除险象的方法 119
