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1、.河南科技大学课 程 设 计 说 明 书课程名称 现代电子系统课程设计题 目 简易数字频率计设计 学 院 电子信息工程学院班 级 学生姓名 指导教师 日 期 2011年12月16日 课程设计任务书（指导教师填写）课程设计名称 现代电子系统课程设计 学生姓名 专业班级 设计题目 简易数字频率计设计 一、 课程设计目的掌握高速AD的使用方法；掌握频率计的工作原理；掌握GW48_SOPC实验箱的使用方法；了解基于FPGA的电子系统的设计方法。二、 设计内容、技术条件和要求设计一个具有如下功能的简易频率计。（1）基本要求： a被测信号的频率范围为120kHz，用4位数码管显示数据。b测量结果直接用十进
2、制数值显示。c被测信号可以是正弦波、三角波、方波，幅值13V不等。d具有超量程警告（可以用LED灯显示，也可以用蜂鸣器报警）。e当测量脉冲信号时，能显示其占空比（精度误差不大于1%）。（2）发挥部分a修改设计，实现自动切换量程。b构思方案，使整形时，以实现扩宽被测信号的幅值范围。三、 时间进度安排布置课题和讲解：1天 查阅资料、设计：4天实验：3天 撰写报告：2天四、 主要参考文献何小艇 电子系统设计 浙江大学出版社 2008.1潘松 黄继业 EDA技术实用教程 科学出版社 2006.10指导教师签字： 2011年 11月 28日 . . . .摘 要频率计是数字电路中的一个典型应用，是计算机
3、、通讯设备、音频视频等科研生产领域不可缺少的测量仪器，频率测量在科技研究和实际应用中的作用日益重要。数字频率计是数字电路中的一个典型应用，实际的硬件设计用到的器件较多，连线比较复杂，而且会产生比较大的延时，造成测量误差、可靠性差。随着复杂可编程逻辑器件（CPLD）的广泛应用，以EDA工具作为开发手段，运用VHDL语言。将使整个系统大大简化。提高整体的性能和可靠性。在本文中，我们设计了一个简易数字频率计。主要分为如下几个部分：l A/D模块：用VHDL语言写一个状态机，控制ADC0809芯片正常工作，使输入的被测模拟信号经过ADC0809芯片处理，转化为数字信号。l 比较整形模块：将A/D转换出
4、来的数字信号通过比较，高于阈值的为1低于阈值的为0从而将八位数字信号转换为脉冲便于频率计算。 l 频率测量模块：常用的频率测量方法有很多。有计数法和计时法等，具体的方案论证将在下面进行。l 占空比计算模块：计算脉冲波占空比，具体的方案论证将在下面进行。 l 选择显示模块：设置一个二选一电路，通过一个按键控制四位数码管显示的内容是频率还是占空比。 关键词：数字频率计、模块、占空比、数字信号、测量、阈值目 录任务解析.3总体方案与比较论证4方案选择6频率测量方法方案论证.6系统结构.9A/D模块设计.10比较整形模块设计.12频率测量模块设计.13占空比计算模块设计.14选择显示模块设计.15硬件
5、验证.16误差分析.17心得体会.18参考文献.19任务解析本次课程设计的主要任务就是利用VHDL语言设计一个简易数字频率计。频率计主要用于测量正弦波、矩形波、三角波和尖脉冲等周期信号的频率值及脉冲的占空比。其扩展功能可以实现自动切换量程，使整形时，以实现扩宽被测信号的幅值范围。数字频率计的整体系统原理框图如图1，被测信号为外部输入信号，送入测量电路经过数字整形、测量计算、数据锁存和送显。就完成了频率计的基本功能，控制选择用来实现频率的计算频率和计算占空比功能的选择。图1根据简易频率计设计的任务书可知这次的频率计的性能指标如下：一、信号波形：正弦波、三角波和矩形波。二、率范围分二档：Hz档 和
6、kHz档a被测信号的频率范围为120kHz，用4位数码管显示数据。b测量结果直接用十进制数值显示。c被测信号可以是正弦波、三角波、方波，幅值13V不等。d具有超量程警告（可以用LED灯显示，也可以用蜂鸣器报警）。e当测量脉冲信号时，能显示其占空比（精度误差不大于1%）。三、发挥部分a修改设计，实现自动切换量程。b构思方案，使整形时，以实现扩宽被测信号的幅值范围总体方案与比较论证数字频率计在具体是现实时，可以采用单片机或者FPGA来实现，具体有如下方案：方案一：采用FPGA与单片机为核心来实现，可以利用FPGA来实现在单片机系统中的计数部分。这样可以节省单片机的系统资源，考虑到在下面的相移网络设
7、计中也需要利用单片机和FPGA，但单片机的系统资源相对有限，因此我们建议在这里单片机主要用于控制，而FPGA则可以用来进行计数之类的事情。简单原理图如图2图2方案二：分离元件设计方案：本方案利用大量数字芯片，通过各种逻辑关系构成，但由于芯片无编程性，实现难度较大，只能完成部分功能，同时电路复杂。在实际应用中存在很多问题。方案三：全部利用FPGA来实现，即利用FPGA产生时钟。由于FPGA的工作频率比单片机的高很多，因此可以考虑直接利用FPGA产生信号的高频参考频率， FPGA处理速度快，得到的频率，占空比相对稳定，精度高，容易实现高频测量。缺点是硬件较为复杂，实现控制相对复杂。简单原理图如图3
8、图3方案选择：方案一虽然可行，但是由于在实验室现有的FPGA实验板上无法将单片机运用在系统中，因此不能用。方案二在理论上和现有的硬件基础上都能实现，但是复杂度高因此也不能用。方案三不仅符合此次课程设计的要求，且在实验室的条件下均能实现，所以我们选择方案三作为本次课程设计的方案。频率测量方法方案论证数字频率测量的基本原理是用一个频率稳定度高的频率源作为基准时钟，对比测量其他信号的频率。通常情况下有两种测量方法：一种方法是计数法，就是在一定闸门时间内测量被测信号的脉冲个数；另外一种是计时法。方案一： 计数法计数法是将被测信号通过一个定时闸门加到计数器进行计数的方法，如果闸门打开的时间为T，计数器得
9、到的计数值为N1，则被测频率为f=N1/T。改变时间T，则可改变测量频率范围。如图4所示。计数值N1T被测信号标准闸门图4设在T期间，计数器的精确计数值应为N,根据计数器的计数特性可知，N1的绝对误差是N1=N+1,N1的相对误差为N1=(N1-N)/N=1/N。由N1的相对误差可知，N的数值愈大，相对误差愈小，成反比关系。因此，在f以确定的条件下，为减少N的相对误差，可通过增大T的方法来降低测量误差。当T为某确定值时（通常取1s），则有f1=N1,而f=N，故有f1的相对误差：f1=(f1-f)/f=1/f从上式可知f1的相对误差与f成反比关系，即信号频率越高，误差越小；而信号频率越低，则测
10、量误差越大。因此测频法适合用于对高频信号的测量，频率越高，测量精度也越高。方案二： 计时法计时法又称为测周期法，计时法是用被测信号来控制闸门的开闭，而将标准时基脉冲通过闸门加到计数器，闸门在外信号的一个周期内打开，这样计数器得到的计数值就是标准时基脉冲外信号的周期值，然后求周期值的倒数，就得到所测频率值。首先把被测信号通过二分频，获得一个高电平时间是一个信号周期T的方波信号；然后用一个一直周期T1的高频方波信号作为计数脉冲，在一个信号周期T的时间内对T1信号进行计数，如图5所示。图5若在T时间内的计数值为N2,则有：T2=N2*T1 f2=1/T2=1/(N2*T1)=f1/N2 N2的绝对误
11、差为N2=N+1。N2的相对误差为N2=(N2-N)/N=1/NT2的相对误差为T2=(T2-T)/T=(N2*T1-T)/T=f/f1从T2的相对误差可以看出，周期测量的误差与信号频率成正比，而与高频标准计数信号的频率成反比。当f1为常数时，被测信号频率越低，误差越小，测量精度也就越高。 根据本设计要求的性能与技术指标，首先需要确定能满足这些指标的频率测量方法。有上述频率测量原理与方法的讨论可知，计时法适合于对低频信号的测量，而计数法则适合于对较高频信号的测量。但由于用计时法所获得的信号周期数据，还需要求倒数运算才能得到信号频率，而求倒数运算用VHDL语言实现起来更占用系统资源且可能带来更大
12、误差，因此，计时法不适合本实验要求。测频法的测量误差与信号频率成反比，信号频率越低，测量误差就越大，信号频率越高，其误差就越小。如果用测频法所获得的测量数据，将闸门时间设置为一秒时，不需要进行任何换算，计数器所计数据就是信号频率。用VHDL语言实现起来更加容易，调整时也更为方便。因此，本次课程设计所用的频率测量方法是计数法。系统结构 根据本次课程设计的要求，我将这次的频率计功能实现分为五个模块：1、A/D模块2、比较整形模块3、频率测量模块4、占空比计算模块5、选择显示模块系统结构如图6：图6为了节省系统资源我们的频率测量模块与占空比计算模块都用频率为3MHz的基准信号。下面是各个模块的具体描
13、述与功能：A/D模块设计A/D模块的主要功能就是控制ADC0809芯片正常工作进行被测模拟信号的采集和数字化的过程，ADC0809是美国国家半导体公司生产的CMOS工艺8通道，8位逐次逼近式A/D转换器。其内部有一个8通道多路开关，它可以根据地址码锁存译码后的信号，只选通8路模拟输入信号中的一个进行A/D转换。是目前国内应用最广泛的8位通用A/D芯片。其主要控制信号：START是转换启动信号，高电平有效；ALE是3位通道选择地址信号的锁存信号。当模拟量送至某一输入端，由3位地址信号选择，而地址信号由ALE锁存；EOC是转换情况状态信号；在EOC的上升沿后，若使输出使能信号OE为高电平，则打开三态缓冲期，把转换好的8位数据结果输至数据总线。其实按照本次课程设计的要求，此次频率计应该使用一个高速AD芯片，但是由于实验条件，我们只能用0809这个慢速的AD，所以本次课程设计的测频范围就大大缩小了，测频范围大概只能从1Hz到4KHz。ADC0809的工作过程：首先输入3位地址，并使ALE=1，将地址存入地址锁存
