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1、. 摘 要随着大规模集成电路技术和计算机技术的不断发展，在涉及通信、国防、航天、医学、工业自动化、计算机应用、仪器仪表等领域的电子系统设计工作中EDA技术的含量正以惊人的速度上升；电子类的高新技术项目的开发也逾益依赖于EDA技术的应用。即使是普通的电子产品的开发EDA技术常常使一些原来的技术瓶颈得以轻松突破从而使产品的开发周期大为收缩、性能价格比大幅提高。不言而喻EDA技术将迅速成为电子设计领域中的极其重要的组成部分。100Hz频率计数器的主要功能是在一定时间内对频率的计算。在数字系统中，计数器可以统计输入脉冲的个数，实现计时、计数、分频、定时、产生节拍脉冲和序列脉冲。而本篇论文主要介绍了频率
2、计数器的实现:系统以MAX+PULSLL II为开发环境，通过VHDL语言作为硬件描述语言实现对电路结构的描述。在VHDL语言中采用了一系列的语句,例如:if 语句、case语句、loop语句等。这些语句对程序中的输入输出端口进行了解释,并给出实现代码和仿真波形。相关的一些关键词： 100Hz；分频；计数；MAX+PULSLL II； VHDL； 编译；仿真等。 前 言VHDL是超高速集成电路硬件描述语言（Very High Speed Integrated Circuit Hardware Description Language）的缩写在美国国防部的支持下于1985年正式推出是目前标准化程
3、度最高的硬件描述语言。IEEE（The Institute of Electrical and Electronics Engineers）于1987年将VHDL采纳为IEEE1076标准。它经过十几年的发展、应用和完善以其强大的系统描述能力、规范的程序设计结构、灵活的语言表达风格和多层次的仿真测试手段在电子设计领域受到了普遍的认同和广泛的接受成为现代EDA领域的首选硬件描述语言。目前流行的EDA工具软件全部支持VHDL它在EDA领域的学术交流、电子设计的存档、专用集成电路（ASIC）设计等方面担任着不可缺少的角色。 数字频率计是数字电路中的一个典型应用，实际的硬件设计用到的器件较多，连线比较
4、复杂，而且会产生比较大的延时，造成测量误差、可靠性差。随着复杂可编程逻辑器件（CPLD）的广泛应用，以EDA工具作为开发手段，运用VHDL语言。将使整个系统大大简化。提高整体的性能和可靠性。 本文用VHDL在CPLD器件上实现一种2b数字频率计测频系统，能够用十进制数码显示被测信号的频率，不仅能够测量正弦波、方波和三角波等信号的频率，而且还能对其他多种物理量进行测量。具有体积小、可靠性高、功耗低的特点。 闰土机械外文翻译成品TB店 目 录摘要1 前言 2目录 3第一章 设计目的 51.1设计要求 51.2设计意义 5第二章 设计方案 6第三章 产生子模块 7 3.1分频模块 7 3.2分频模块
5、源代码 8 3.3 仿真及波形图 9第四章 计数模块 9 4.1计数模块分析 9 4.2计数模块源代码10 4.3计数模块的仿真及波形图 12第五章 显示模块 12 5.1 七段数码管的描述 13 5.2 八进制计数器count8的描述 14 5.3 七段显示译码电路的描述 15 5.4计数位选择电路的描述 16 5.5总体功能描述 18 5.6显示模块的仿真及波形图 19第六章 顶层文件 20 6.1 顶层文件设计源程序 20 6.2顶层文件的仿真及波形图 21 结语 22参考文献 23致谢 24附件 25 第一章 设计目的1.1 设计要求 a.获得稳定100Hz频率 b.用数码管的显示 c
6、.用VHDL写出设计整个程序1.2 设计意义 a.进一步学习VHDL硬件描述语言的编程方法和步骤。 b.运用VHDL硬件描述语言实现对电子元器件的功能控制 c.熟悉并掌握元件例化语句的使用方法 d.熟悉数字式频率的基本工作原理。 e.熟悉数字频率计中计数显示设计 f.熟悉掌握MAX+PLUS软件的基本使用方法。第二章 设计方案此系统正常工作时，脉冲发生器提供的1 Hz的输入信号，信号的变换，产生计数信号，被测信号通过信号整形电路产生同频率的矩形波，送入计数模块，计数模块对输入的矩形波进行计数，将计数结果送入锁存器中，保证系统可以稳定显示数据，显示译码驱动电路将二进制表示的计数结果转换成相应的能
7、够在七段数码显示管上可以显示的十进制结果。在数码显示管上可以看到计数结果。在这个100HZ频率计的设计中一共分为3大模块：产生子模块、计数模块、显示模块。产生子模块是为此100赫兹频率计提供1Hz的时钟脉冲信号，为了实现严格的同步，在这个模块中采用了同步计数电路。计数模块是实现从0到99的计数。显示模块是将计数模块程序中产生的数值通过2个七段数码管表达出来，使大家对此频率计有一个更直观的认识。 此100HZ频率计的设计中，这3个大的模块是核心部分，这个3个大的模块会在后面的分析设计中给出详细的介绍。 频率计的工作原理是通过在一定时间内对外部信号进行计数,计数值与时间的比值，从而得到输入信号的频
8、率，通过二个数码管作为频率值的输出。对系统进行分析后，确定采用模块设计，基本框架图如CLK 计数系统 显示系统图1第三章 产生子模块3.1 分频模块 分频模块的功能是将输入的外部信号clk进行分频,分频成计数器所需要的计数信号, 使计数器在计数信号有效的时间对外部信号进行计数。根据频率计测量的范围，确定了分频至1Hz，从而得到频率值. 图2555定时器(如图2)是一种模拟电路与数字电路相结合的中规模集成电路，它在信号产生、整形、延时（定时）、控制等方面获得了广泛的应用。虽说555定时器应用领域十分广泛，但其电路结构归纳起来有三种基本形式，即多谐振荡器、单稳态触发器、施密特触发器由于双极型555
9、和CMOS型555的制作工艺和流程不同，生产出的555集成电路的性能指标是有差异的。 CMOS型555的功耗仅为双极型的几十分之一，静态电流仅为300uA左右，为微功耗电路。CMOS型555的输出脉冲的上升沿和下降沿比双极型的要陡，转换时间短。CMOS型555的在传输过度时间里产生的尖峰电流小，仅为2-3mA，而双极型555的尖峰电流高达300-400mA。3.2分频程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY clk_div1000 ISPORT(clk:IN STD_
10、LOGIC; clk_div:out STD_LOGIC);END clk_div1000;ARCHITECTURE rt1 OF clk_div1000 ISSIGNAL q_tmp:integer range 0 to 999;BEGINprocess(clk)beginIF(clkevent and clk=1)then if(q_tmp=999)then q_tmp=0; else q_tmp=q_tmp+1; end if;end if;end process;process(clk)beginIF(clkevent and clk=1)then if(q_tmp=999)then
11、clk_div=1; else clk_div=0; end if;end if;end process;end rt1;在程序3.2中我们将外部信号clk进行10次分频输入信号为clk,输出信号为clk_div. 3.3 仿真及波形图 图3图4图4 第四章 计数模块4.1计数模块分析经分析可知，此频率计计数模块分为2个子模块，即个位显示模块、十位显示模块。详细分析如下：计数模块的个位可以用1个十进制计数器表示。计数模块的十位可以用1个十进制计数器表示。频率计的计数模块主要来实现频率计数器内部的计数功能,计数器的内部计数信号clk和频率计数器的使能信号enable. 频率计数器的计数模块的输出
12、信号就是个位sec,十位sec10电路图如下： 图5十进制计数器,它的输入端口主要包括使能端口enable计数输入端口clk, 输出端口主要包括计数输出端口q和进位输出端口cout.4.2计数模块的程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY count10 ISPORT( enable:IN STD_LOGIC; clk:IN STD_LOGIC; cout:out STD_LOGIC; q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END coun
