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1、.南京信息职业技术学院电子产品设计报告作者 赵小平 学号 38 系部 电子信息学院 专业 电子信息工程技术 题目 数字频率合成器的设计 指导教师 李震涛 完成时间： 2014 年 10 月 5 日 目录1 摘要2 数字频率合成器的设计 3 数字频率合成器的组成及工作原理3.1 数字频率合成器的组成3.2 锁相环的工作原理3.3 参考振荡器的工作原理3.4 可变分频器和分频比控制器的工作原理3.5 消抖动电路的工作原理3.6 数码显示电路的工作原理4 数字频率合成器的设计任务和性能指标5 频率合成器的调试5.1 晶体振荡器与4000分频电路调试5.2 消抖动电路和预置分频电路的安装和调试5.3
2、锁相环电路和可变分频电路安装和调试5.4 频率合成器总体电路调试说明结论参考文献（第4章 数字频率合成器的设计（8课时）PPT） （电子技术基础数字部分华中理工大学教研室编 康华光主编）附录一：数字频率合成器原理图附录二：频率合成器元器件清单1 摘要数字频率合成被广泛应用于通信，雷达，导航等领域。例如：在雷达领域应用于捷变频雷达、有源相控阵雷达、低截获概率雷达；在通信领域应用于跳频通信、扩频通信；在电子对抗领域应用于干扰和反干扰；在仪器仪表领域应用于各种信号源的合成、任意波形发生器、产品测试、冲击和振动等。2 数字频率合成器的设计任务：利用锁相环和中小规模集成电路设计并制作一个数字频率合成器，
3、设计要求如下：1、设计指标：（1）要求频率合成器输出的频率范围；（2）频率间隔为；（3）基准频率采用晶体振荡频率，要求用数字电路设计，频率稳定度应优于；（4）数字显示输出频率；（5）频率调节采用计数方式，电路设计中要求有消抖动设计。2、设计要求：（1）要求设计出数字锁相式频率合成器的电路。 （2）数字锁相式频率合成器的各部分参数计算和器件选择。（3）数字锁相式频率合成器的仿真与调试。3、制作要求： 自行装配和调试，并能发现问题解决问题。测试主要参数：包括晶体振荡器输出频率；1/M分频器输出频率；1/N可编程分频器的测试；锁相环的捕捉带和同步带测试。4、设计报告的撰写写出设计与制作的全过程，具体
4、要求详见4.4电子产品设计报告的撰写。3 数字频率合成器的组成及工作原理：频率合成器是现代通信设备的重要组成部分，频率合成技术是将一个高稳定度和高准确度的基准频率经过四则运算，产生同样稳定度和准确度的任意频率。锁相式频率合成器，其优点是可以实现任意频率和带宽的频率合成，具有极低的相位噪声和杂散。是目前应用最为广泛的一种频率合成方法。3.1 数字频率合成器的组成数字锁相式频率合成器根据信道间隔和工作频率可分为直接式频率合成器和吞脉冲式频率合成器。1、直接式频率合成器典型的直接式频率合成器组成框图如图4-1所示。它由参考振荡器、参考分频器、鉴相器（PD）、环路滤波器（LF）、压控振荡器（VCO）和
5、可编程分频器等部分组成。；2、吞脉冲式频率合成器吞脉冲式频率合成器也称变模分频频率合成器。在直接式频率合成器中，VCO的输出频率是直接加在可编程分频器上的。目前可编程分频器还不能工作到很高的频率，这就限制了这种合成器的应用。加前置分频器后固然能提高合成器的工作频率，但这是以降低频率分辨力为代价的。若以减小参考频率 的办法来维持原来的频率分辨力，这又将造成转换时间的加长。最好的办法在不改变频率分辨力的同时提高合成器输出频率的有效方法之一是采用变模分频器，也称吞脉冲技术。它的工作速度虽不如固定模数的前置分频器那么快，但比可编程分频器要快得多。吞脉冲式频率合成器组成框图如图4-2所示。3.2 锁相环
6、路的工作原理锁相环（PLL）是一个相位误差控制系统，利用反馈控制原理实现频率及相位的同步技术。锁相环通过比较输入信号和压控振荡器输出频率之间的相位差，产生误差控制电压来调整压控振荡器的频率，以达到与输入信号同频。1、锁相环路的组成锁相环路的基本组成框图如图4-3所示。它由鉴相器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分组成。其中，PD和LF构成反馈控制器，而VCO就是它的控制对象。（1）鉴相器（PD） 鉴相器的组成框图如图4-4所示，它是一个相位比较装置。它把输入信号和压控振荡器的输出信号的相位进行比较，产生对应于两信号相位差的误差电压。；（2）环路滤波器（LF）在锁相环路中，环
7、路滤波器实际上就是一个低通滤波器，其作用是滤出除鉴相器输出的误差电压 中的高频分量和干扰分量，得到控制电压 ，常用的环路滤波器有RC低通滤波器、无源比例积分滤波器及有源比例积分滤波器等。（3）压控振荡器（VCO）压控振荡器是振荡频率 受控制电压 控制的振荡器。实际上是一种电压-频率变换器。可以通过改变控制电压 来改变压控振荡器的频率。压控振荡器频率 随控制电压 变化的曲线称为压控特性曲线。压控特性曲线一般为非线性，如图4-9所示。 2、锁相环路的基本特性（1）捕捉与锁定特性若锁相环路原本处于失锁状态，由于环路的调节作用，最终进入锁定状态，这一过程，称环路捕捉过程。在没有干扰的情况下，环路一经锁
8、定，其输出信号频率等于输入信号频率。（2）自动跟踪特性若环路原本处于锁定状态，由于温度或电源电压的变化，使VCO输出频率变化，或者输入信号频率变化，通过环路自动相位控制作用，使VCO相位（频率）不断跟踪输入信号的相位（频率），这个过程称跟踪过程，或同步过程。（3）锁相环路的捕捉带与同步带环路能捕捉的最大起始频差范围称捕捉带或捕捉范围，记作fP。环路所能跟踪的最大频率范围称同步带，记作fH。当Df0DfP时，环路将不能锁定。当Df0DfH时，环路将不能跟踪。一般有DfHDfP。3、常用集成锁相环路CD4046简介CD4046是通用的CMOS锁相环集成电路，其特点是电源电压范围宽（为3V18V），
9、输入阻抗高(约100M)，动态功耗小，在中心频率f0为10kHz下功耗仅为600W，属微功耗器件。CD4046是带有RC型VCO的锁相环路，属于低频锁相环路。采用 16 脚双列直插式，图4-11为CD4046的内部功能框图和构成锁相频率合成器时的外围元件连接图。从图中可以看出，CD4046主要由相位比较、压控振荡器（VCO）、线性放大器、源跟随器、整形电路等部分构成。芯片内含有一个低功耗、高线性VCO，两个工作方式不同的鉴相器PDI和PDII，A1为PDI和PDII的公用输入基准信号放大器，源跟随器A2与VCO输入端相连是专门作FM解调输出之用的，此外还有一个6V左右的齐纳稳压管。CD4046
10、的内部功能框图 各引脚功能如下：1脚相位输出端，环路入锁时为高电平，环路失锁时为低电平。2脚相位比较器的输出端。3脚比较信号输入端。4脚压控振荡器输出端。5脚禁止端，高电平时禁止，低电平时允许压控振荡器工作。6、7脚外接振荡电容。8、16脚电源的负端和正端。9脚压控振荡器的控制端。10脚解调输出端，用于FM解调。11、12脚外接振荡电阻。13脚相位比较器的输出端。14脚信号输入端。15脚内部独立的齐纳稳压管负极。（1）鉴相器PDI和PDIICD4046芯片内的鉴相器PDI是一个数字逻辑异或门，由于CMOS门输出电平在0VDD之间变化。所以只要用简单的积分电路就可以取出平均电平，因而使锁项环路的
11、捕捉范围加大。该鉴相器主要应用在调频波的解调电路中。PDII是一个由边沿控制的数字比相器和互补CMOS输出结构组成的三态输出式鉴相器。由于数字比相器仅在ui和uv的上跳边沿起作用，因而该鉴相器能接收任意占空比的输入脉冲，即非常窄的脉冲。PDII的工作过程可用图4-12所示波形图来表示。14脚ui信号出现上跳变时，13脚也上跳输出高电平，3脚uv信号出现上跳变时，13脚下跳输出低电平；ui、uv同时触发时，13脚呈现高阻状态。因此，PDII可以使uv和ui严格同步，它常被应用在锁相频率合成器中。采用PDII的锁项环其锁定范围等于捕捉范围，与环路滤波器关系不大。（2）压控振荡器VCOCD4046内
12、部的VCO是一个电流控制型振荡器，其振荡频率与控制电压Ud之间的关系可以用下式表示： 式中VGS为耗尽型NMOS三极管的源栅间导通压降，约0.5左右，VDS为耗尽型PMOS管的漏源饱和压降，约为1V左右。式中的第二项为常数项，也就是VCO的最低振荡频率fomin。当R4的增大到12脚开路时，fomin减小至零。式中第一项为Ud的函数，当R310kW时。f0与Ud基本呈直线性关系。 VCO的fomin与Ct及R4的关系可用图4-13所示曲线表示。由图中可知，若已知fomin、VDD，且确定R4以后，就可以从图中曲线查得所需Ct值。当Ud =VDD时，VCO维持在最高振荡频率fomax 已知fom
13、in、fomax和Ct以后，就可以由上式中求得R3值。实践中，为微调f0的范围，R3往往采用一只固定电阻和一只可调电阻相串联。3.3 参考振荡器的工作原理参考振荡器可采用门电路（74LS系列或CD系列）与标称石英晶体构成振荡器。石英晶体振振器的电路符号、等效电路、电抗曲线如图4-14所示。从石英晶体谐振器的电抗特性可以看出，在串、并联谐振频率之间很狭窄的工作频带内，它呈电感性。因而石英振荡器可以工作于感性区，也可以工作于串联谐振频率上，但不能使用容性区。根据晶体在振荡电路中的不同作用，振荡电路可分为两类：一类是石英晶体在电路中作为等效电感元件使用，这类振荡器称为并联型晶体振荡器；另一类是把石英
14、晶体作为串联谐振元件使用，使它工作于串联谐振频率上，称为串联型晶体振荡器。3.4 参考分频器的工作原理1、二-五-十进制计数器74390逻辑符合和逻辑功能图4-17中的计数器为二五十进制异步计数器，在一片74LS390集成芯片中封装了2个二五十进制的异步计数器。所谓二五十进制异步计数器是由一个二进制计数器和一个五进制计数器组合而成的，每个二五十进制分别有各自的清零端CLR。如需实现十进制计数器功能应将Q0与CP1相连或将Q3与CP0相连。这两种连接方式是构成的十进制计数器计数的结果相同，但其编码结果不同，2、由两片74390计数器构成4000分频器电路，产生1KHz基准参考信号。电路接线图如图4-19所示。图中输入信号为4MHz方波信号，输出为1KHz方波信号。4.2.5 可变分频器和分频比控制器的工作原理1、可逆计数器CD4510CD4510是4位加/减法的十进制计数器，计数器的方向由控制输入端U/D控制。当U/D为高电平时，则为加法计数器，当U/D为低电平时，则为减法计数器。2、用CD4510设计99分频器3、199分频比控
