《基于FPGA的计时器设计》由会员分享，可在线阅读，更多相关《基于FPGA的计时器设计（43页珍藏版）》请在金锄头文库上搜索。
1、 本科毕业设计（论文）基于FPGA的计时器的设计学 院 自动化学院 专 业 电子信息科学与技术 年级班别 2009级(1)班 学 号 3109001158 学生姓名 刘健忠 指导教师 谭北海 2013年4月基于FPGA的计时器设计刘健忠 自动化学院摘 要随着电子设计自动化技术和可编程逻辑器件的出现和飞速发展，在设计周期得到大大的缩短的同时系统成本也有了大幅度的降低，显然标准逻辑器件的组装已远不能满足这方面的要求。而Verilog HDL能提供高阶电路描述语言的方式，让复杂的电路可以通过Verilog HDL编辑器的电路合成方式，轻易而且快速的达到设计的规格。由于Verilog HDL电路描述语
2、言能涵盖的范围相当广，能适用于各种不同阶层的设计工程师的需要，所以Verilog HDL电路设计毫无疑问的成为硬件设计工程师的必备工具。本系统是用Verilog编写的基于Altera DE2的电话计费器。该设计采用了现场可编程逻辑器件FPGA设计，并基于硬件描述语言Verilog HDL在Altera公司的Quartus 软件上实现仿真。根据电话局反馈回来的信号，此信号是提前预设的，数码管显示通话类型、用户余额以及通话时长（包括秒数和分钟数）。根据每种通话类型的计费价格不同，当系统所设置的余额数不够，用户将无法拨通电话，当用户余额小于指定金额时，系统发出警告信号，提醒用户。当告警时间过长（超过
3、1分钟）时自动切断通话信号。当用户结束通话，系统清零。关键词：Verilog ，FPGA，通话信号，计时器AbstractWith the rapid development of electronic design automation technology and programmable logic devices which greatly shorten the design period and reduced the cost of the system at the same time. Apparently, the assembly of standard logic de
4、vices can not meet the requirements in this regard. Verilog HDL can provide high-level circuit description language, which allows complex circuit by the Verilog HDL Editor circuit synthesis method as well by meeting the design specification appropriately. Verilog HDL circuit description language cov
5、ers a very wide range,which can be applied to a variety of different sectors of the needs of design engineers, the circuit design of Verilog HDL without a doubt to become an essential tool for hardware design engineers.The system is based on Altera DE2 written by Verilog phone devices. It is used by
6、 Field Programmable Gate Array FPGA based on Verilog HDL hardware description language to design and Alteras Quartus in software for emulation. According to the feedback of the telephone office back signal which is actually pre-designed, digital pipe display type, user balance and phone call duratio
7、n (including the number of seconds or minutes). Depending on the billing price of each call type is different,when a began to balance the set is not enough, the user will not be able to dial the phone, and when the balance is less than the specified money, issuing a warning signal system, reminding
8、to users. When the alarm time is too long (more than 1 minutes), the conversation signal will be automatically cut off . When the user end the call, the system will be reseted.Key words：Verilog ,FPGA,Calling signal,calculagraph目 录1 绪论11.1 课题研究的目的11.2 国内外发展现状11.3课题的主要技术路线22 FPGA技术及硬件描述语言32.1 FPGA的介绍3
9、2.1.1可编程逻辑器件发展简史32.1.2可编程逻辑器件的基本结构32.1.3可编程逻辑器件分类42.1.4 Altera Cyclone 系列器件介绍52.1.5 FPGA的开发流程52.2 FPGA设计方法62.3 利用硬件描述语言（HDL）的硬件电路设计方法72.4 Verilog HDL语言的设计流程82.5 Quartus 概述及其设计流程112.5.1 Quartus 概述112.5.2 Quartus 设计流程123 系统总体设计143.1 计费模块介绍143.2 预设模块介绍153.3 时钟分频模块介绍153.4 分拆模块介绍153.5 数码管显示模块介绍163.6 警告模块
10、介绍173.7 逻辑资源使用情况174系统的操作与分析184.1系统功能介绍184.2 选择通话类型和设置余额204.3通话开始214.4通话结束22结论23参考文献24致谢25附录A26附录B27附录C31附录D32附录E33附录F35附录G36 1 绪论1.1 课题研究的目的时钟计时器在现在应用场合非常的广泛，近年来，随着科学技术的进步和时代的发展，人们对时钟的功能和精度提出了越来越高的要求，各种时钟的设计也越来越重要。秒表/时钟计时器是在一种计时器上实现两种基本功能的一种器件。它广泛应用于各种场所，同时，它以其小巧，价格低廉，走时精度高，使用方便，功能多，便于集成化，而受到广大消费者的喜
11、爱。近年来随着计算机技术的飞速发展，计算机也正式形成了通用计算机系统和嵌入式计算机系统二个分支。单片机作为最典型的嵌入式系统，由于其微小的体积和极低的成本，广泛应用于家用电器、仪器仪表、工业控制单元以及通信产品中，成为现代电子系统中最重要的智能化工具。同时数模电技术、微电子技术也快速发展使得大量集成芯片出现，从而实现很多简单功能代替了原来的模拟电路。这样利用单片机、集成芯片和电子电路就可以很方便的进行设计，其中最典型、现在应用也很多的就是电子产品的设计。本设计就是利用单片机技术将秒表和时钟两种计时器的功能集中到一种计时装置上，从而实现计时器功能的集成化，使其使用起来更加方便。本设计的一大特点就
12、是在硬件设计中采用实时时钟芯片来实现计时，大大简化了硬件电路，从而使设计更加简便易行。1.2国内外发展现状在国外，电子计时器在集成电路发明后，只用短短几年时间就完成了技术飞跃，经过激烈的市场竞争，现在的计时器技术己经相当成熟。计时器已慢慢地脱离原来的“辅助计时工具的功能定位，正向着多功能化、可编程化方向发展，在各个领域都得到了广泛的应用。国内也有厂商利用计时器芯片开发新的产品，但对计时器技术的研究、计时器芯片的设计还处于起步阶段。计时器的主要功能还是在于“计时”，不妨称之为“低档计时器”。即便是对这种计时器，很多厂商也只从事计时器的设计、销售业务。1.3课题的主要技术路线在本次设计基于现场可编
13、程逻辑器件FPGA进行设计，应用硬件描述语言Verilog HDL编程并在Altera公司的Quartus 软件上实现仿真。需要进行计时功能的实现，通过拨码开关输入、数码管显示来达成运算目的。2 FPGA技术及硬件描述语言2.1 FPGA的介绍2.1.1 可编程逻辑器件发展简史随着微电子设计技术与工艺的发展，数字集成电路从电子管、晶体管、中小规模集成电路、超大规模集成电路逐步发展到今天的专用集成电路(ASIC)。ASIC的出现降低了产品的生产成本，提高了系统的可靠性，缩小了设计的物理尺寸，推动了社会的数字化进程。但是ASIC因其设计周期长，改版投资大，灵活性差等缺陷制约着它的应用范围。硬件工程
14、师希望有一种更灵活的设计方法，根据需要，在实验室就能设计、更改大规模数字逻辑，研制自己的ASIC并马上投入使用，这是提出可编程逻辑器件的基本思想。可编程逻辑器件随着微电子制造工艺的发展取得了长足的进步。从早期的只能存储少量数据，完成简单逻辑功能的可编程只读存储器(PROM)、紫外线可擦除只读存储器(EPROM)和电可擦除只读存储器(E2PROM)，发展到能完成中大规模的数字逻辑功能的可编程阵列逻辑(PAL)和通用阵列逻辑(GAL)，今天已经发展成为可以完成超大规模的复杂组合逻辑与时序逻辑的复杂可编程逻辑器件(CPLD)和现场可编程门阵列(FPGA)。随着工艺技术的发展与市场的需要，超大规模、高速、低功耗的新型FPGA/CPLD不断推陈出新。新一代的FPGA甚至集成了中央处理器(CPU)或数字处理器(DSP)内核，在一片FPGA上进行软硬件协同设计，为实现片上可编程系统(SOPC, System On Programmable Chip)提供了强大的硬件支持。2.1.2 可编程逻辑器件的基本结构可编程逻辑器件的基木结构如图2.1所示。由输入控制电路、与阵列、或阵列以及输出控制电路组成。在输入控制电路中，输入信号经过输入缓冲单元产生每个输入变量的原变量和反变量，并作为与阵列的输入项。与阵列由若干个与门组成，输入缓冲单元提供的各输入项被有选择地连接到各个与
