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1、 第2章EDA设计流程及:FPGA/CPLD设计流程:ASIC及其设计流程:常用EDA工具:IP核2.1FPGA/CPLD设计流程gFPGA:现场可编程门阵列CPLD:复杂可编程逻辑器件一、这2种器件的一般开发流程为:原理图HIDL文本编湘g春件和畹系统Lisp方式T轼2JTAG方式下载3对SRAN娆构的雾F要G/C丐LDOTF霸伟编辐A(OneTimeProgramming)2.1.1设计输入(原理图/HDL文本编辐1.图形输入图立士一气1、设计输入(原理图/HDL文本编辑)将需设计的电子系统的功能和结构以图形或文本方式表达。1图形输入,原理图输入、状态图输入、波形图输入原理图方式应用最为广
2、泛,原理图输入对原理图进行功能验证后再进行编译即可转换为网表文件。但此方法一般仅实用于小电路。对于稍大的电路,其可读性、可移植性差。波形图主要应用于仿真功能测试时产生某种测试信号;状态图常用于建模中。2)HDL文本输入:目前主流输入方式,是最有效的方式,其可读性、可移植性好、便于存档。2综合整个综合过程就是将设计者在EDA平台上编辑输入的HDL文本、原理图或状态图形描述,依据给定的硬件结构组件和约束控制条件进行编译、优化、转换和综合,最终获得门级电路甚至更底层的电路描述网表文件。由此可见,综合器工作前,必须给定最后实现的硬件结构参数,它的功能就是将软件描述与给定的硬件结构用某种网表文件的方式对
3、应起来,成为相应互的映射关系。EE0综合将前面输入的原理图、HDL语言描述转化为电路实现的门级网表的过程;是从抽象到具体实现的关键步骤;综合的结果不是唯一的;为达到性能要求,往往对综合加以约束。VHDL综合器运行流程G、约束条件:在递辑综合过程中,为优化输出和工艺映射的需要,一定要有相应的约束条件以实现对设计实体的控制。如:面积、速度、功耗、可测性。工艺库:工艺库将提供综合工具所需要的全部半导体工艺信息。即工艺库不仅含有ASIC单元的逻辑功能、单元面积、输入到输出的定时关系、输出的扇出限制和对单元所需的定时检查。、逻辑综合3步逗辑综合工具将RTL级描述转换为门级描述一般有3步:1.将RTL描述(VHDL程序)转换为未优化的门级布尔描述(布尔逻辑方程的形式)这一步称为“展平“。2.执行优化算法,化简布尔方程,这一步称为“优化“。3-按半导体工艺要求,采用相应的工艺库,把优化的布尔描述映射成实际的逻辑电路(逻辑实现).门级映射网表:过程:取出优化后的布尔描述,并利到的逻辑和定时上的信息去做描述的面积和速度指标的一种有大量的网表,它们的功能相积之间权衡。用工艺库中得创表,网表是对用户所佛现形式。工艺库中存国,但口以在速度和面10
