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1、 数字示波器作者：张春水 喻磊 王治国 赛前辅导教师：黄根春 张望先 文稿整理辅导教师：黄根春 徐大敏 摘要本系统基于等效采样原理，以单片机为控制核心，充分利用FPGA资源，实现了从1Hz到10MHz波形实时采样和输出，同时可对波形进行实时存储和连续显示；以实用数字示波器为参照， 实现了频率，峰峰值的测量和显示，其频率测量误差0.1% ,电压测量误差3%；同时实现了最高200MSa/s的等效采样速率。关键词：数字示波器、等效采样英文摘要This system is based on the equivalent time sampling method. It uses the microco
2、ntroller as thecore-contronler and develops the resource of the FPGA fully. It achieves the output from 1Hz to 10MHz. It can store and replay the waveform; measures and displays the frequency whose inaccuracy is below 0.1% and the Vp-p whose inaccuracy is below 3%.At last, it can reach 200MSa/sequiv
3、alent time sampling rate.Keyword: digital oscilloscope, equivalent time sampling 一、方案论证与比较1采样方式方案一：实时采样。实时采样是在信号存在期间对其采样，如图1.1所示。根据采样定理，采用速率必须高于信号最高频率分量的两倍。对于周期的正弦信号，一个周期内至少应该有两个采样点。为了配合高速模数转换器，必须用FPGA代替单片机准确的定时控制ADC的采样速率。以实现高速实时采样。方案二：等效时间采样法。采用中高速模数转换器，对于频率较高的周期性信号采用等效时间采样的方法，即对每个周期或多个周期仅采样一个点，经过若
4、干个周期后就可对信号各个部分采样一遍。而这些点可以借助步进延迟方法均匀地分布于信号波形的不同位置。其中步进延迟是每一次采样比上一次样点的位置延迟t时间。只要精确控制从触发获得采样的时间延迟，就能够准确地恢复出原始信号，如图1.2所示。图1.2 等效时间采样示意图图图1.1 实时采样示意图题目要求A/D实时采样率1MHz,输入信号范围10Hz-10MHz,这里我们采用两种方法结合的方式来满足要求。 2. 触发方式 方案一：采用外部硬件电路触发。其核心器件为比较器，当信号大于所设比较触发电平时，即产生一次触发。但专用IC比较器在低频段上升沿有较大毛刺，使触发很不稳，导致波形的晃动。 方案二：采用内
5、部软件触发，通过软件设置触发电平，软件设置的施密特触发器参数容易修改，可以很好的抑制比较器产生的毛刺。当所采样值大于该触发电平时，产生一次触发。 由于方案二可排除硬件毛刺产生的干扰，触发和波形较稳定，且易实现触发电平的调整，故采用方案二。3频率的测量方案一： 等精度测量法在预定的闸门时间T0内，分别用计数器1和计数器2同时对被测信号fx和基准信号f0进行计数，设所得值为Nx和N0，则被测信号的频率为：fx（Nx/N0）*f0；参考计数器的最高计数频率的限制，选取合适的基准信号频率和恰当的闸门开启时间，便可以在中高频率的范围内使测频精度不变，即等精度测量。方案二：测周法即以待测信号为门限，用计数
6、器记录在此门限内的高频标准时钟脉冲数，从而确定待测信号的频率。当选定高频时钟脉冲而被测信号频率较低时可以获得很高的精度，而被测信号频率过高时由于测量时间不够会有精度不够的问题，适用于中低频信号的测量。本系统频率范围为10Hz10MHz。因此我们将此频率段分为两段,10KHz以上，采用方案一，10KHz以下，采用方案二。以缩短测量时间。二、系统设计整个系统由前级信号处理与采集单元、控制系统、存储模块、输出显示模块和控制面板等组成。阻抗变换电路实现1M欧姆输入阻抗，信号经信号调理模块（程控，加法器等），将模拟信号调理到0V5V，然后通过Max114对信号采样；另一方面，系统根据测频模块输出调整可控
7、分频模块，输出采样率为CLK的时钟给A/D进行实时采样，这是一个动态的跟踪过程，可实现实时采样；采样的数据一方面送入RAM_Y1作列扫描用，另一方面可在外部锁存信号下送入RAM_Y2存储，并在需要时调出显示。波形显示模块实现波形输出;A/D采入的数据经过FPGA内的比较器可检测出一个周期内幅度的最大最小值之差，可求得峰峰值；键盘模块为系统对外界接口，显示模块在单片机控制下显示系统状态。 图2.1 系统总体框图三、理论分析与计算1、等效采样分析等效采样是用低频时钟采高频信号的一种信号采集方法，设被测周期信号f(t)的周期为T，若将f（t）的一个周期T以t等分，则在采样时钟周期为Tc，且TcmTt
8、（m为正整数）时，有f（kTc）f（mkTkt）f（kt）,即在kTc时刻可实现对f（t）一个周期内的第kt等分点的采集。显然， 只要增大m，即使T很小（信号频率大）， 也可用比输入信号低得多的频率实现较好的采样。按照这个理论，设此数字示波器扫描频率为fc 输入信号频率为fi（一个周期内采样点数为fc/fi），计算可得采样时钟周期为mT+T/(fc/fi)，调整m的值，便可使采样时钟频率1MHZ。 同时，由于最高输入频率为10MHz，假设我们对10MHz信号一个周期采样20个点，就可实现题目要求的200MSa/s的等效采样率。但上面分析之t必须=200MHZ的参考时钟。2、垂直灵敏度和前端放大
9、倍数的实现垂直灵敏度和前端放大倍数成反比例关系，题目要求垂直灵敏度为1V/div，0.1V/div，发挥部分要求为0.002V/div，垂直刻度为8div。对于不同的垂直灵敏度，示波器满度显示时输入信号的幅度为由于ADC的输入电压的峰峰值Vp-p5V，因此需要通过程控放大器将输入电压调整到ADC的输入电压范围内。我们针对3个档位分别设计放大或者衰减电路，档位之间的切换使用继电器实现。表3.1 垂直灵敏度量程垂直灵敏度（V/div）1V/div0.1V/div0.0002放大倍数0.6256.25312.53、扫描速度与ADC芯片的选取ADC的选取涉及以下两个参数，ADC的位宽和转换速率。根据题
10、目要求，8位数据位宽，实时采样率10M,即10M的输入信号经取样保持电路后幅度不会下降。5整形电路 分两段设计整形电路，整形电路将输入的周期信号整成同频的方波输入 FPGA进行测频。 如图4.7,信号进入LM311滞回比较，可较好消除边缘毛刺，实现1HZ10K整形。如图4.8，MAX912是高频比较器。输入信号经MAX477开环放大后送入MAX912进行滞回比较，可获得较为理想的方波整型信号。 图4.7 10HZ10K整形 图4.8 10KHZ-10MHZ整形6方波校准信号产生电路如图4.9所示，FPGA分频出100K的占空比50的时钟信号，先经过带衰减的减法器变为标准方波信号，幅度稳定在0.
11、3V。图4.9 方波校准信号产生电路五、系统软件设计1内部触发功能 采用内部软件触发，通过软件设置触发电平，当所采样值大于该触发电平时，产生一次触发。2采样时钟输出模块采样时钟的实现是系统软件设计的关键。我们在FPGA内部利用数字锁相环倍频出200MHZ的参考时钟，同时充分利用FPGA编程资源实现1MHz的采样时钟信号输出模块。3软件流程图如图5.1所示，单片机实现人机交互。系统以键盘为控制信号输入端，单片机获取控制信息后驱动FPGA中相应模块实现各功能输出，同时将各种状态信息显示在液晶显示器上。 图5.1 软件流程图六、系统测试1使用的仪器及型号开发平台：Athlon64 2800，Windows
