原理图输入的设计实用方法示例

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1、原理图输入的设计实用方法示例 1 1 组合逻辑 1位全加器设计 1 2 时序逻辑 2位十进制数字频率计设计 1 3参数可设置LPM兆功能块设计 1 4波形输入设计方法 1 1 1位全加器设计向导 3 1 11实验目的 熟悉利用MAX plusII的原理图输入方法设计 简单组合电路 掌握层次化设计的方法 1 12实验原理 1位全加器可以用两个半加器及一个或门连 接而成 先设计底层文件 半加器 再设计 顶层文件全加器 返回目录 1 13基本设计步骤 4 任何一项设计都是一项工程 Project 都 必须首先为此工程建立一个放置与此工程相关的 文件的文件夹 此文件夹将被EDA软件默认为工 作库 Wo

2、rk Library 一般不同的设计项目最 好放在相应的文件夹中 注意 一个设计项目可 以包含多个设计文件 假设本项设计的文件夹取名为MY Project 路径 为D MY Project MAX plus II 软件装在D盘 maxplus2文件夹下 注意 文件夹名不能用中文 且不可带空格 步骤1 为本项工程设计建立文件夹 步骤2 输入设计项目和存盘 5 1 打开MAX plusII 选菜单 File New 步骤2 输入设计项目和存盘 6 2 在弹出的 New 对话框中选择 File Type 中为原理图编 辑输入项 Graphic Editor file 按 OK 后将打开原理图 编辑窗

3、 步骤2 输入设计项目和存盘 7 选择该项可建立一个图形输入文 件文件格式使用默认格式 gdf 可编辑用户生成的符号文件 建立文本输入文件 如 VHDL Verilog HDL mif文件 可建立波形文件 New 对话框说明 步骤2 输入设计项目和存盘 8 3 在原理图编辑窗中的任何一个位置上双击鼠标 将弹出输 入元件项 Enter Symbol 的对话框 图形编辑区 图形编辑工具 步骤2 输入设计项目和存盘 9 Enter Symbol 对话框说明 用户工作库 末存盘时为默 认文件夹 此处已存盘到自 己建立的文件夹 元件符号名输入区 可直 接输入所需元件的符号名 库选择区 软件安装在D盘ma

4、xplus2文 件夹下 除了用户工作库外 还有四种 元件库 包含了基本逻辑元件库prim 如门 触发器等 宏功能元件库mf 如74系列 等 参数可设置兆功能元件库 mega lpm 如LPM FIFO 逻辑元件与宏 功能元件扩展库edif等 当前选中的库为用户工作库 末存盘时为默认文件夹 当前选中库的元件列表区 步骤2 输入设计项目和存盘 10 4 调入元件and2 not xnor input和output 方法二 用键盘直接 输入所需元件名 再 单击 OK 按钮即可将 元件调入原理图编辑 窗中 方法一 用鼠标双击元件 库 Symbol Libraries 中 d maxplus2 maxp

5、lus2 ma x2lib prim项 在 Symbol Files 窗口即可看到基本 逻辑元件库prim中的所有 元件 双击需要的元件即 可调入原理图编辑窗中 步骤2 输入设计项目和存盘 11 5 排列好调入的元件 连接好原理图 连线方法 把鼠标放在A处变成十字形 按处左键保持十字形移至B处松开即完成 连接 A B 步骤2 输入设计项目和存盘 6 分别在input和output的PIN NAME上双击使其变黑色 再用键盘分别输入各引脚名 a b co so 半加器表达式 进位 co a and b 和 so a xnor not b 注意 半加器用原理图的实现方法很多 此处用同或的方 法来实

6、现 有兴趣的同学可以用其它的方法来实现 步骤2 输入设计项目和存盘 13 7 选择菜单 File Save As 选择刚才为自己的工程建 立的目录D MY Project 将已设计好的图文件取名为 h adder 注意后缀是 gdf 并存盘在此目录内 1 选择目录 2 选择gdf后缀 3 输入文件名 步骤3 将设计项目设置成工程文件 14 为了使MAX plusII能对输入的设计项目按设计者的要求进 行各项处理 必须将设计文件设置成当前Project 末设置时 步骤3 将设计项目设置成工程文件 设置后 如果设计项目由多个设计文件组成 则应该将它们的主文件 即顶层文件设置成Project 步骤4

7、 选择目标器件并编译 16 1 选择 Assign 菜单中 Device 项 弹出Device对话框 步骤4 选择目标器件并编译 17 2 在Device对话框中选择ACEX1K系列EP1K30QC208 2目 标芯片 点击 OK 步骤4 选择目标器件并编译 18 3 启动编译器 步骤4 选择目标器件并编译 19 4 单击 Start 开始编译 如果有错 排除错误后再次编译 步骤4 选择目标器件并编译 20 5 编译完成 步骤5 时序仿真 21 1 建立波形文件 选菜单 File New 在弹出的 New 对话框中选择 File Type 中为波形编辑输入项 Waveform Editor f

8、ile 按 OK 后将打开波形编辑窗 选中波形建立文件 后缀为scf 步骤5 时序仿真 22 2 输入信号节点 在波形编辑窗选择菜单 Node 在下拉菜 单中选择输入信号节点项 Enter Nodes from SNF 步骤5 时序仿真 23 在弹出的对话框中单击 List 按钮 这时左列表框将列出该 设计所有信号节点 设计者有时只需要观察其中部分信号的 波形 可利用中间的 键将需要观察的信号选到右边中 然后单击 OK 按钮 我们此处全选 步骤5 时序仿真 24 3 设置波形参量 在 Option 菜单中消去网格对齐项 Snap to Grid 的对勾 以便能够任意设置输入电平位置 或设置 输

9、入时钟信号的周期 步骤5 时序仿真 4 设置仿真时间 选择 File End Time 步骤5 时序仿真 26 在End Time对话框中选择适当的仿真时间域 如可选34uS 以便有足够长的观察时间 然后点击 OK 步骤5 时序仿真 27 5 加上输入信号 波形时间 显示 为了设置此 段波形为高 电平 用鼠 标拖黑 再 按左侧的 1 步骤5 时序仿真 28 6 波形文件存盘 选择菜单 File Save As 按 OK 按 钮 保存窗口中的波形文件名是默认的 h adder scf 所 以直接存盘即可 步骤5 时序仿真 7 运行仿真器 步骤5 时序仿真 步骤5 时序仿真 31 单击Simula

10、tor对话框中的 Start 按钮 仿真提示无错 步骤5 时序仿真 32 8 观察半加器的仿真波形 结果正确 但有延迟 步骤5 时序仿真 33 9 精确测量半加器输入与输出波形的延迟量 步骤5 时序仿真 34 步骤5 时序仿真 35 单击 Start 按钮 延迟分析完成 注意 这个延迟量是针对ACEX1K系列 EP1K30QC208 2器件的 步骤6 建立元件 36 10 包装元件入库 步骤6 建立元件 37 打开 Enter Symbol 菜单 可以看到我们 的包装元件 不妨新建一个 pdf文件调出来 观察一下 步骤7 引脚锁定 38 1 调出引脚锁定对话框 注意 管脚定义跟目标器件及硬件相

11、关 这里以 ZYE1502E的EDA E实验箱系统进行实测 步骤7 引脚锁定 2 定义引脚 特别注意 引脚重新定义后必须再通过编译器 Compile 对文件重 新进行编译 以便将引脚信息编入下载文件中 目标芯片为ACEX1K系列的EP1K30QC208 2 芯片45 46脚对 应硬件按键1 2 19 24脚对应硬件发光二极管1 2 输入半加器的端口名 输入目标芯片对应管 脚号 增加到列表框 引脚锁定列 表框 端口输入输 出类型选择 步骤8 编程下载 40 1 下载方式设定 步骤8 编程下载 41 步骤8 编程下载 42 步骤8 编程下载 43 2 下载 连接好硬件及下载连接线等 按 Confi

12、gure 下载 配置文件 成功后通过硬件进行逻辑验证 步骤9 设计顶层文件 1 依照前面的步骤2 新建f adder gdf文件 调入半加器 步骤9 设计顶层文件 2 可以将前面的步骤看成是完成了一个底层元件的设计 并 被包装入库 现在利用已设计好的半加器 完成顶层项目全 加器的设计 详细步骤可参考前面的设计流程 这里不再详 述 补充说明 多层设计流程与单一层次设计完全一样 此时低层次的 设计项目只是高层次项目 顶层设计 中的某个或某些元件 而当 前的顶层设计项目也可成为更高层设计中的一个元件 1 14设计流程归纳 46 步骤1 建立工作库 文件夹 步骤2 输入设计项目 原理图 VHDL代码

13、步骤3 存盘 注意原理图 文本取名 步骤4 将设计项目 设置成Project 步骤5 选择目标器件 步骤6 启动编译 步骤7 建立仿真 波形文件 步骤8 仿真测试和 波形分析 步骤9 引锁定并编译 步骤10 编程下载 配置 步骤11 硬件测试 1 15补充说明 本示例汇集主要讲述一个项目的设计原理与设计方法 从而 举一反三 提高自己的设计能力 前面讲述了设计流程 供 初学者快速入门 要想知道更多软件使用知识请参考 MuxPlusII学习课件 后面示例将以设计思路为主 本示例汇 集都在型号为ZYE1502E的EDA E实验箱上成功验证过 提出项目 1 项目可行性 2 项目功能 3 设计思路 4

14、具体建模 项目设计 1 设计输入 2 综合 3 适配 4 仿真 5 下载 硬件测试 实践工具EDA E实验箱 EDA E实验箱为项目可行性 提供了广阔的空间 1 2 2位十进制数字频率计设计 48 1 21设计总框图 计数输出 测频时序 控制电路 计数器 电路 显示 电路 基准时钟 待测时钟 计数控制 显示控制数码显示 注意 这里仅设计二位十进制数字频率计 有兴趣的同学在学 习时考虑一下任意位数的频率计的设计 根据以上总框图电路 模块其实是很容易扩展的 返回目录 1 22设计分析与实现 49 1 计数器模块 设计有时钟使能的两位十进制计数器 en 计数使能 clk 待测频率 clr 清零 co

15、ut 进位输出 q 3 0 BCD码个位数输出 q 7 4 BCD码十位数输出 频率计的核心元件之一是含有时钟使能及进位扩展输出的十 进制计数器 这里用一个双十进制计数74390和其它一些辅助 元件来完成 小知识 A 74390是从宏功能元件库mf调出 了解其详细功能有两个方法 方法一 双击调出的74390元件 可以分析原理图得知 方法二 如下图所示操作 弹出 old style Macrofunctions 帮助对话框 选择Counters选项 找到74390即可查阅到详细功能及逻辑真值表 通过帮助菜 单可以查阅 元件库元件 的功能 小知识 51 B 总线定义方法 如右图所示 q 3 0 等

16、效于q 3 q 2 q 1 q 0 C 标有相同标 号的线段可视作 连接线段 1 22设计分析与实现 52 2 显示模块 设计有锁存功能的两位BCD码译码器 lock 锁存时钟 clk 显示时钟 锁存器 BCD码 译码 位选 7 段 码 输 出 数 码 管 片 选 1 22设计分析与实现 53 3 测频时序控制模块 设计3个控制信号 计数器计数信号en 清零信号clr 锁存信 号lock 完成频率计自动测频功能 1 22设计分析与实现 54 4 频率计顶层文件设计 5 功能概述 对照频率计设计的顶层文件与总框图 可以了解到我们成功的用原理 图的方式设计出了2位十进制频率计 8Hz是基准时钟 通过ctrol模块产生1Hz的en 计数有效信号 及计数锁存信号lock 计数清零信号clr 32768Hz是数码管显示扫描 信号 可完成多位数码显示 fry是待测频率 cout满一百时的进位显示 可通过发 光二极管显示 在二位频率范围内 输入不同的待测频率可以马上在数码管显示出 测量值 有兴趣的同学不妨按总框图的结构试用原理图设计出多位频率计的设计 1 23设计误差分析 由于计数结果不对 我们可以