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1、. . . .2.1 Verilog HDL的语言要素Verilog HDL语法来源于C语言基本的语法，其基本此法约定与C语言类似。程序的语言要素称为语法，是由 符号、数据类型、运算符和表达式构成的，其中符号包括空白符、注释符、和转义标示符、关键字、数值等。2.1.1 空白符空白符包括空格符（b），制表符(t)、换行符和换页符。空白符使代码看起来结构清晰，阅读起来更方便。在编译过程中，空白符被忽略。2.1.2 注释符Verilog HDL语言允许插入注释，标明程序代码功能、修改、版本等信息，以增强程序的可阅读性和帮助管理文档。Verilog HDL有两种注释方式1) 单行注释：单行注释以“/”
2、开始，Verilog HDL忽略从此处到行尾的内容2) 多行注释：多行注释以“/*”开始，到“*/”结束，Verilog忽略其中的注释内容。2.1.3 标识符和转义字符 在Verilog HDL中，标识符（Identifier）被用来命令信号名、模块名、参数名等。它可以使任意一组字母、数字、$符号和_符号的组合。应该注意的是，标识符的字符区分大小写，并且第一个字符必须是字母或者下划线Verilog HDL规定了转义标识符（Escaped Identifier）。采用转义字符可以在一条标识符中包含任何可打印的字符。转义标识符以“”（反斜线）符号开头，以空白符结尾（空白可以是 一个空格、一个制表符
3、或者换行符）21.4 关键字 Verilog HDL语言内部已经使用的词称为关键字或保留字，它是Verilog HDL语言的内部专用词，是事先定义好的确认符，用来组织语言结构的。 需要注意的是，在Verilog HDL中，保留字都是小写的。2.1.5 数值Verilog HDL有四种基本的逻辑数值状态，用数字或字符表达数字电路中传送的逻辑状态和存储信息。Verilog HDL逻辑数值中，x和z都不区分大小写。也就是说 ，0x1z和值）0X1Z是等同的。Verilog HDL中有四值电平逻辑如表状态含义0低电平、逻辑0、“假”1高电平，逻辑1或“真”X或x不确定或未知的逻辑状态Z或 Z高阻态1.
4、 数值及其表示Verilog HDL中的整数可以是二进制、八进制、十进制、十六进制。数制基数符号合法标识符二进制B或b0、1、x、X、Z、z、？、_八进制O或o07、x、X、Z、z、？、_十进制D或d09、_十六进制H或h09、af、AF、x、X、Z、z、？、_需要注意的是1) 在较长的数之间可以用下划线来分开，目的是提高可读性，下划线本身没有意义，1)在数值中，下划线符号“_”除了不能放于数值的首位外，可以随意用在整型数与实型数中，他们对数值大小没有任何改变，只是为了提高可读性。例如16b 1011000110001100和16b 1011_0001_1000_1100的数值大小是相同的，只
5、是后一种的表达方式可读性更强。如16b 1011_0001_1000_1100，但下划线不能用作首字符。2)当数字没有说明位宽时，默认为32位3)z或x在二进制中代表1位z或x，在八进制中代表3位z或x，在十六进制中代表4位z或x，其代表的宽度取决于所用的进制。8b1011xxxx /等价于8hBx8b1001zzzz /等价于8h9z4. 若没有定义一个整数的位宽，其宽度为相应值中定义的为数。例如 o642 /9位八进制数 hBD /8位16进制数5. 若定义的位宽比实际数的为数大，则在左边用0补齐。但如果输最左边一位为x或者z，就相应的用x或z左边补齐。如 10b101 /左边补0，得 0
6、000000101 8bzx01 /左边补z，得zzzzz0x1 如果定义的位宽比实际数的位数大，那么最左边的位被截断。6. “？”是高阻态z的另一种表示符号。在数字的表示中，字符“？”和Z或z是等价的，可以互相替换。7. 整数可以带正、负号，并且正、负号应写在最左边。负数表示为二进制的补码形式。8.如果位宽和进制都缺省，则代表十进制数9.数字中不能有空格，但在表示进制的字母两则可以有空格。例： 5hx /5位十六进制数x（扩展的x），即xxxxx 8 h 2A /在位宽和字符之间以及进制和数值之间可以/有空格，但数字之间不能有空格2. 实数极其表示1） 十进制表示法。采用十进制格式，小数点两
7、边必须都有数字，否则为非法的表示形式2） 科学计数法。 如564.2e2的值为54620.03） Verilog HDL还定义了实数转换为整数的方法，实数通过四舍五入转换为最相近的整数。3. 字符串及其表示字符串是指用双引号括起来的字符序列，它必须包含在同一行中，不能分行书写。若字符串用作Verilog HDL表达式或赋值语句中的操作数，则字符串被看作8位的ASCII值序列，即一个字符对应8位的ASCII码。如 “hello world”和“An example for Verilog HDL”2.2 数据类型 在Verilog HDL中，数据类型共有19种。分为两类：物理数据类型（主要包括连
8、线型及寄存器型）和抽象数据类型（主要包括、整型、时间型、实型及参数型）物理数据类型的抽象数据程度比较低，与实际硬件电路的映射关系比较明显；而抽象数据类型则是进行辅助设计和验证的数据类型。2.2.1 物理数据类型 Verilog HDL最主要的物理数据类型是连线型、寄存器型和存储器型，并使用四种逻辑电平和八种信号强度对实际的电路建模。四值逻辑电平是对信号的抽象方式。信号强度表示数字电路中不同强度的驱动源，用来解决不同驱动强度下的赋值冲突，逻辑0和1可以用下表列出的强度值表示，驱动强度从supply到highz依次递减。标记符名称类型强弱程度supply电源级驱动驱动最强最弱strong强驱动驱动
9、pull上拉级驱动驱动large大容性存储weak弱驱动驱动medium中性驱动存储small小容性存储highz高容性高阻连线型连线型数据类型功能说明wire,tri标准连线（缺省为该类型）wor,trior多重驱动时，具有线或特性的连线型trireg具有电荷保持特性的连线型数据tri1上拉电阻tri0下拉电阻sypply0电源线，用于对“地”建模，为低电平0supply1电源线，用于对电源线建模，为高电平1wand，trand多重驱动时，具有线与特性的连线型连线表示逻辑单元的物理连接，可以对应为电路中的物理信号连线，这种变量类型不能保持电荷（除trieg之外）。连线型变量必须要有驱动源，一
10、种是连接到一个们或者模块的输出端，另一种是用assign连续赋值语句对它进行赋值。若没有驱动源，将保持高阻态z.1) wire和tri最常见的是wire（连线）和tri（三态线）两种，它们的语法和语义一致。不同之处在于：wire型变量通常用来表示单个门驱动或连续赋值语句驱动的连线型数据tri型数据变量则用来表示多驱动器驱动的连线型数据，主要用于定义三态的线网。wire/tri01xz00xx01x1x1xxxxxz01xz上述真值表明：同时有两个驱动强度相同的驱动源来驱动wire或tri变量时的输出结果。2）wor和tirorWor/tiror01xz001x011111xx1xxz01xz3
11、) wand和triandwand/triand01xz00000101x1x0xxxz01xz4) trio和tri1tri0（tri1）的特征是，若无驱动源驱动，其值为0（tri的值为1）trio/ tri101xz00xx01x1x1xxxxxz01x0/15) supply0 和 supply1supply0用于对“地”建模，即低电平0；supply1用于对电源建模，即高电平1.如supply0表示Gnd. Supply1表示Vcc。6) trireg 线网trireg线网能存储数值（类似于寄存器型数据类型），并且用于电容节点的建模。当三态寄存器（trireg）的所有驱动源都处于高阻态
12、（z）时，三态寄存器线网将保持作用在线网上的最后一个逻辑值。三态寄存器线网的缺省初始值为x一个trireg网络型数据用于模拟电荷存储。电荷量强度可以下面的关键字来控制：samll、medium、；large。默认的电荷强度为medium。一个trireg网络型数据能够模拟一个电荷存储节点，该节点的电荷量将随时间而逐渐衰减。对于一个trireg网络型数据，仿真时其电荷衰减时间应当制定为延迟时间。2 寄存器型 Reg型变量时最常见也是最重要的寄存器型数据类型，它是数据存储单元的抽象类型，其对应的硬件电路元件具有状态保持作用，能够存储数据，如触发器、锁存器等。reg型变量常用于行为级描述中，由过程赋
13、值语句对其进行赋值。reg 型数据域wire型数据的区别在于，reg型数据类型保持最后一次的赋值，而wire型数据需要有持续的驱动。一般情况下，reg型数据的默认初始值为不定值x，缺省时的位宽为1位。reg 型数据变量举例：reg a; /定义一个1位的名为a的reg型变量reg3:0 b ; /定义一个4位的名为b的reg型变量reg8:1 c,d,e ; /定义三个名称分别为c、d、e的8位reg型的变量。reg型变量一般是无符号数，若将一个负数赋给一个reg型变量，则自动转换成其二进制补码形式。在过程块内被赋值的每一个信号都必须定义为reg型，并且只能在always或initial过程块中赋值，大多数reg型信号常常是寄存器或触发器的输出。2.2.2 连线型和寄存器数据类型的声明1. 连线型数据类型的声明 缺省的连线型数据的默认类型为1位（标量）wire类型。Verilog禁止对已经声明过的网络、变量或参数再次声明。连线型数据类型声明的一般语法如下： 其中，drive_strength、range、delay为可选项。而list_of_variables为必选项1) net_declaration:表示网络型数据的类型，可以是wire,tri、t
