微型计算机原理与应用第三版(2)

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1、 4 28086的编程结构 8086 16位微处理器 有16位数据线和20位地址线 可寻址220即1M的地址空间 主频5MHZ 8088 准16位微处理器 内部为16位 外部数据线为8位 主频4 77MHZ编程结构 使用者和编程者了解的cpu的功能结构 不是cpu内部的具体的构成结构 BIU 与微处理器外部总线连接 负责与存储器 I O接口进行联络 存取指令 操作数等 EU 负责指令的译码 执行 流水线 两级流水线 一 执行部件 1 EU从BIU的指令队列取得指令 如果指令队列空 EU就等待BIU从外部取得指令 EU获得指令后对其进行译码 并执行指令所要求的操作 由时序和控制信号控制各个部件协

2、同完成 2 如果指令还需要操作数的话 就将地址 指令中包含 送给BIU 要求BIU进行相应的总线操作 从存储器中取操作数 经BIU送到EU进行相应的运算 执行一条指令可能不止一次访问内存 访问内存次数多会影响指令的执行速度 3 运算结果可以存在寄存器组中 也可以通过BIU存到存储器中 内部数据暂存空间 寄存器组越大 cpu运行效率越高 执行部件的组成部分 1 四个十六位通用寄存器 即AX BX CX DX 也可分开作为八位寄存器使用即AH AL BH BL CH CL DH DL 2 四个十六位指针寄存器它们可以用来存放一个16位数据 作为 般的16位寄存器使用 但更经常的是用它们提供段内寻址

3、的偏移地址 地址指针 SP 堆栈指针寄存器指示堆栈的栈顶位置BP 即基数指针寄存器用作堆栈的一个附加指针 访问栈区内任意位置的存储单元 SI DI 源 目的 变址指针寄存器具有自动增量和自动减量的功能用于数据区中的数据块或字符串传送操作 SI指示源地址 而DI指示目标地址 指针 地址指针 是一个数据容器 寄存器或存储单元 它内部的数据是某个内存单元的地址 指向某内存单元 由地址指针可以方便灵活的在内存中寻址 不用指针的方法mov 5000 1000 mov 5001 1001 mov 5002 1002 mov 5003 1003 mov 5004 1004 mov 5999 1999 使用指

4、针的方法movsi 1000movdi 5000movcx 1000lab mov di si incsiincdideccxjnzlab 3 标志寄存器 FR 九个有效标志位 状态标志 6个 运算操作执行后 结果特征 ALU处在什么样的状态 作为条件影响后面的操作控制标志 3个 控制和设置改变CPU的执行形态例1 比较AX和BX中存放的数的大小 如AX小于BX 则CX 0 如AX大于或等于BX 则CX 1 写出算法思路 将AX减去BX 判断CF是否为1 是则将CX赋0 否则CX赋1 例2 作下面的二进制数的加法 并判断状态标志位的取值 8086CPU中通用寄存器的特殊用途 010100110

5、1001001 01000110010110101010100110100011判断 AF ZF SF CF OF PF 二 总线接口部件总线接口部件负责处理所有的总线操作 1 完成取指 指令顶取与排队 操作数读写 2 20位物理地址的生成等功能 3 提供20位地址总线 16位数据总线和所有的控制总线信号总线接口部件的组成部分 1 四个段地址寄存器CS一16位代码段寄存器DS一16位数据段寄存器ES 16位附加段寄存器SS 16位堆栈段寄存器 2 16位指令指针寄存器IP 指向代码段内当前要取出的指令操作码的存储器单元 每取一个指令操作码字节后 IP自动加1 程序员不能对IP进行存取操作 但程

6、序中的转移指令 子程序调用和返回指令以及中断响应时 能自动修改IP的内容 3 20位的地址加法器 4 六字节的指令队列 5 输入 输出控制电路 三 8086的存储器编址和I O编址1 8086的存储器编址存储器的分段8086系统采用了存储器分段技术 即将lM 20位地址线 地址空间00000H 0FFFFFH 字节的存储器空间分成若干个逻辑段 每个段最长64K 16位宽 0000H 0FFFFH 字节 段内地址是连续的 仍可采用16位寻址方法 逻辑段可在整个存储空间内浮动 段与段之间可以是连续的 也可以是分开的或重叠的 部分重叠或完全重叠 存储器中的地址 1 物理地址 实际地址 地址范围从00

7、000H到FFFFFH共1M 2 段地址 段寄存器中 地址范围从0000H到FFFFH 一般由操作系统确定 3 逻辑地址 地址范围从0000H到FFFFH 由编程者确定物理地址 段基址 16十偏移地址 CS 5760H IP 1234H 则物理地址为 可重定位程序1 操作系统决定段地址 由操作系统的内存管理和分配功能决策应该所处的位置 段之间可以是连续 部分重叠或完全重叠 2 程序员只考虑程序内各指令或语句之间的逻辑和位置关系 相对程序头部0000H的位置 并不关心具体的在内存中的位置 3 装入内存时由段和偏移决定在内存中的具体位置 四 8086总线周期的概念时钟周期 CPU的动作需要精确定时

8、 基本时钟脉冲由时钟振荡器产生 相邻两个时钟脉冲上升沿之间的时间间隔称为时钟周期T 又因为CPU所有操作都以它为基准 故又叫做节拍脉冲 如主频为5MHZ 则时钟周期为 总线周期 CPU从存储器或I O端口存取一个字节所需要的时间 一个基本总线周期由4个时钟周期 T1 T2 T3 T4 组成指令周期 执行一条指令所需要的时间称为指令周期 不同指令的指令周期是不等长的 短的只需2个时钟周期 最长的为16位乘除法 约要200个时钟周期 执行一条指令时可能要多次访问总线 T1 在总线上发出地址信息 以指出要寻址的存储单元地址或外设端口的地址T2 撤消地址 数据线高阻 发状态信息T3 收发数据 如果外设

9、未准备好 则在T3后加一个或多个TW 附加时钟周期 直到收发结束T4 结束总线周期 一 最小模式和最大模式的概念最小工作模式 单处理器模式 所有的总线控制信号都由8086 8088CPU直接产生 系统所需的外加其他总线控制逻辑部件最少 因此 称为最小工作模式 最大工作模式 是指系统中包含有两个或两个以上的微处理器 协处理器8087 数值运算协处理器8089 输入 输出协处理器最大工作模式的特殊性协调工作问题和对系统总线的共享控制问题CPU部分引脚的功能定义不同 4 38086的引脚信号和工作模式 二 8086引脚信号和功能8086 8088CPU引脚的特点复用 分时或功能 根据工作模式定义引脚

10、的功能40针双列直插式封装引脚说明Vcc 5VGND CLK 5MHZ 工作模式选择信号 RESET 复位信号CS置为0FFFFH 其余寄存器清零 指令队列清空从0FFFF0H单元开始转去执行真正的启动程序READY CPU和慢速存储器或I O设备之间实现速度匹配的信号 存储器或I O设备向CPU发出 CPU在T3状态检测 READY 1 则总线周期按正常时序进行读写操作 READY 0 则要插入等待状态Tw 8086与协处理器间的同步协调 与等待指令WAIT配合使用 5个时钟周期测试一次高电平 CPU处于空转等待状态 低电平 结束等待状态 继续执行下一条指令 AD15 AD0 分时复用地址

11、数据总线A19 S6 A16 S3 分时复用的地址 状态总线 若对I O口操作 这些线为低电平 S6始终为零 表明CPU连在总线上 S5与IF的状态相同 1允许中断 0禁止中断 S3与S4组合的含义 见表 高8位数据总线允许 状态复用信号一个字 16位 有两个地址 以低地址作字的地址 一般最好低地址为偶数 这样存取效率较高 偶地址起始 读信号 表示CPU正在对存储器或I O端口进行一次读操作 具体是对存储器读 还是对I O端口读 由决定 写信号 区分CPU当前是访问存储器还是访问I O端口 CPU工作时自动产生 高电平 表示CPU当前访问存储器 低电平 表示当前CPU访问I O端口例如 分析下

12、两条指令的指令译码信号MOVAX 2100H INAX 2100H ALE 地址锁存允许信号 因为分时复用地址 数据总线 先送地址然后传送数据 需先将地址锁存入地址锁存器NMI 非屏蔽中断请求信号 边沿触发 正跳变有效 不受中断允许标志IF的影响 也不能用软件进行屏蔽 NMI中断经常由电源掉电等紧急情况引起INTR 可屏蔽中断申请信号 外设接口向CPU发出的中断申请信号 高电平触发 CPU在每条指令周期的最后一个时钟周期检测此引脚 受中断允许标志位IF 1影响 中断响应信号 是对中断请求信号INTR的响应 两个连续的INTA负脉冲 第一个负脉冲是通知申请中断的外设 其中断请求已得到CPU允许

13、第二个负脉冲产生并被外设接口收到后 外设接口可以向数据总线上送中断类型码 数据允许信号 总线驱动器的输入 输出允许信号 数据发送 接收控制信号 控制总线收发器的数据传送方向高电平 输出 写 数据到存储器或I O端口低电平 从存储器或I O端口读取 输入 数据HOLD 总线保持请求信号 其它总线主模块 如DMA控制器 要求使用系统总线的申请信号HLDA 总线保持响应信号 主CPU对HOLD信号的响应信号表示CPU放弃对总线的控制权 申请使用总线的主模块在收到HLDA信号后 就获得了总线控制权 三 最小模式8284A和晶振 产生恒定的时钟信号 对系统的RESET信号和READY信号进行同步 828

14、2 3片 和ALE 将复用总线上的 16 4 位地址信息锁存 并对外分出20根地址总线STB 选通信弓 OE 输出允许信号8286 2片 和 控制了信息流向 并增加16根数据总线的驱动能力 OE 输出允许信号 T 控制数据传送方向数据传输方式表 二 总线操作和时序1 基本概念总线操作 微处理器通过总线来进行取指令 存取操作数等操作 工作时序 指令译码 微操作 以后按时间顺序产生的确定的控制信号 时钟周期 称为一个 T 状态 是微处理器工作的最小时间单位 指令周期 执行一条指令所需要的时间 不同的指令不一定相同 总线周期 完成一次对存储器或I O端口的操作所需要的时间 2 总线操作总线读操作 取

15、指令 读存储器 读I O接口总线写操作 写存储器 写I O接口中断响应总线保持 请求 响应 4 48086的主要操作功能 3 基本的总线周期时序基本的总线周期由4个T状态组成 记为 T1 T2 T3 T4Ti 总线处于不工作状态的空闲时钟周期Tw 在总线周期的T3和T4之间插入的等待时钟周期 4 最小方式下的读 写总线周期 T1状态 送地址 AD19 AD0 BHE M IO DT R有效 M IO信号的有效高电平要求一直保持到读总线周期结束 ALE的下降沿选通8282 T1状态结束时 M IO信号和地址信号均已有效 T2状态 信号变化 AD15 AD0进入高阻态 AD19 AD16输出状态信

16、息S S 一直到T4 BHE结束RD有效 此信号送到系统中所有存储器和I O端口 但只有选通地址有效的存储单元或I O端口会打开 DEN有效 数据来之前打开总线收发器DT R有效 T3状态 传送过程 除AD15 AD0上出现数据外其它信号都不变 检测READY信号 是否插入等待 传送数据 由S3S4指出是什么信息 T4状态 结束过程 在T3和T4状态交界的下降沿处 CPU对数据总线上的数据进行采样 完成读取数据的操作 后半周期结束各个信号5 中断响应总线周期 6 总线 保持请求 保持响应 CPU在每个时钟周期的上升沿处对HOLD引脚进行检测 在总线周期的T4或T1发出响应信号HLDA 并且让出总线 直到发出HOLD信号的主模块完成数据传送操作而使HOLD信号为无效 CPU才又重新收回总线控制权 三 中断操作和中断系统1 中断的概念中断 CPU在正常执行程序的过程中当出现硬件或软件请求时 处理器暂时停止正在执行的程序 转去对请求进行处理 处理完后 回到程序断点位置继续执行 中断源 能发出中断申请的来源 硬件中断 可屏蔽INTR 不可屏蔽NMI 软件中断中断优先级 中断嵌套 断点 被中断时