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1、2020年1月17日11时48分 1 第10章EDA技术在全国大学生电子设计竞赛中的应用 10 1等精度频率计设计10 2测相仪设计10 3基于DDS的数字移相正弦信号发生器设计10 4逻辑分析仪设计大结局 2020年1月17日11时48分 2 10 1等精度频率计设计 本系统设计的基本指标为 1 频率测试功能 测频范围0 1Hz 100MHz 测频精度 测频全域相对误差恒为百万分之一 3 周期测试功能 信号测试范围与精度要求与测频功能相同 4 占空比测试功能 测试精度1 99 10 1 1系统设计要求简易数字频率计的设计是1997年全国大学生电子设计竞赛赛题之一 基于传统测频原理的频率计的测
2、量精度将随被测信号频率的下降而降低 在实用中有较大的局限性 而等精度频率计不但具有较高的测量精度 而且在整个测频区域内保持恒定的测试精度 2 脉宽测试功能 测试范围0 1 s 1s 测试精度0 01 s 5 相位测试功能 附加功能 见10 2节 2020年1月17日11时48分 3 10 1 2主系统组成 等精度数字频率计涉及到的计算包括加 减 乘 除 耗用的资源比较大 用一般中小规模CPLD FPGA芯片难以实现 因此 我们选择单片机和CPLD FPGA的结合来实现 电路系统原理框图如图10 1所示 其中单片机完成整个测量电路的测试控制 数据处理和显示输出 CPLD FPGA完成各种测试功能
3、 键盘信号由89C51单片机进行处理 它从CPLD FPGA读回计数数据并进行运算 向显示电路输出测量结果 显示器电路采用七段LED动态显示 由8个芯片74LS164分别驱动数码管 2020年1月17日11时48分 4 图10 1频率计主系统电路组成 2020年1月17日11时48分 5 等精度频率计主要由以下几个部分构成 1 信号整形电路 用于对待测信号进行放大和整形 以便作为PLD器件的输入信号 2 测频电路 是测频的核心电路模块 可以由FPGA等PLD器件担任 3 单片机电路模块 用于控制FPGA的测频操作和读取测频数据 并作出相应数据处理 4 100MHz的标准频率信号源 本模块采用高
4、频率稳定度和高精度的晶振作为标准频率发生器 产生100MHz的标准频率信号直接进入FPGA 如果由于优化问题 可接50MHz或更低频率的晶振 5 键盘模块 可以用5个键执行测试控制 一个是复位键 其余是命令键 6 数码显示模块 可以用7个数码管显示测试结果 最高可表示百万分之一的精度 2020年1月17日11时48分 6 10 1 3工作原理1 频率测量方法及原理 1 直接测频法 把被测频率信号经脉冲整形电路处理后加到闸门的一个输入端 只有在闸门开通时间T 以秒计 内 被计数的脉冲送到十进制计数器进行计数 2 组合测频法 是指在高频时采用直接测频法 低频时采用直接测量周期法测信号的周期 然后换
5、算成频率 3 倍频法 是指把频率测量范围分成多个频段 使用倍频技术 根据频段设置倍频系数 将经整形的低频信号进行倍频后再进行测量 对高频段则直接进行测量 倍频法较难实现 4 等精度测频法 其实现方法可用主控结构图10 2和波形图10 3来说明 2020年1月17日11时48分 7 图10 2等精度频率计主控结构 2020年1月17日11时48分 8 图10 2中 预置门控信号 CL可由单片机发出 设CL的时间宽度其宽度为Tpr BZH和TF模块是两个可控的32位高速计数器 BENA和ENA分别是它们的计数允许信号端 高电平有效 标准频率信号从BZH的时钟输入端BCLK输入 设其频率为Fs 经整
6、形后的被测信号从与BZH相似的32位计数器TF的时钟输入端TCLK输入 设其真实频率值为Fxe 被测频率为Fx 测频原理说明如下 测频开始前 首先发出一个清零信号CLR 使两个计数器和D触发器置0 同时通过信号ENA 禁止两个计数器计数 这是一个初始化操作 然后由单片机发出允许测频命令 即令预置门控信号CL为高电平 这时D触发器要一直等到被测信号的上升沿通过时Q端才被置1 与此同时 将同时启动计数器BHZ和TF 进入图10 3所示的 计数允许周期 在此期间 BHT和TF分别对被测信号 频率为Fx 和标准频率信号 频率为Fs 同时计数 当Tpr秒后 预置门信号被单片机置为低电平 但此时两个计数器
7、仍没有停止计数 一直等到随后而至的被测信号的上升沿到来时 才通过D触发器将这两个计数器同时关闭 2020年1月17日11时48分 9 被测频率值为Fx 标准频率为Fs 设在一次预置门时间Tpr中对被测信号计数值为Nx 对标准频率信号的计数值为Ns 则下式成立 10 1 得到测得的频率为 10 2 图10 3频率计测控时序 2020年1月17日11时48分 10 2 周期测量模块 1 直接周期测量法 用被测信号经放大整形后形成的方波信号直接控制计数门控电路 使主门开放时间等于信号周期Tx 时标为Ts的脉冲在主门开放时间进入计数器 设在Tx期间计数值为N 可以根据以下公式来算得被测信号周期 Tx
8、NTs 10 3 经误差分析 可得结论 用该测量法测量时 被测信号的频率越高 测量误差越大 2 等精度周期测量法 该方法在测量电路和测量精度上与等精度频率测量完全相同 只是在进行计算时公式不同 用周期1 T代换频率f即可 其计算公式为Tx Ts Ns Nx 10 4 2020年1月17日11时48分 11 3 脉宽测量模块在进行脉冲宽度测量时 首先经信号处理电路进行处理 限制只有信号的50 幅度及其以上部分才能输入数字测量部分 脉冲边沿被处理得非常陡峭 然后送入测量计数器进行测量 测量电路在检测到脉冲信号的上升沿时打开计数器 在下降沿时关闭计数器 设脉冲宽度为Twx 计算公式为Twx Nx f
9、s 10 5 4 占空比测量模块对于占空比K的测量 可以通过测量正反两个脉宽的计数值来获得 设BZH对正脉宽的计数值为N1 对负脉宽的计数值为N2 则周期计数值为N1 N2 于是K为 K N1 N1 N2 100 10 6 2020年1月17日11时48分 12 10 1 4FPGA开发的VHDL设计 例10 1 LIBRARYIEEE 等精度频率计USEIEEE STD LOGIC 1164 ALL USEIEEE STD LOGIC UNSIGNED ALL ENTITYGWDVPBISPORT BCLK INSTD LOGIC CLOCK1标准频率时钟信号TCLK INSTD LOGIC
10、 待测频率时钟信号CLR INSTD LOGIC 清零和初始化信号CL INSTD LOGIC 预置门控制SPUL INSTD LOGIC 测频或测脉宽控制START OUTSTD LOGIC EEND OUTSTD LOGIC 由低电平变到高电平时指示脉宽计数结束SEL INSTD LOGIC VECTOR 2DOWNTO0 多路选择控制DATA OUTSTD LOGIC VECTOR 7DOWNTO0 位数据读出ENDGWDVPB 接下页 2020年1月17日11时48分 13 ARCHITECTUREbehavOFGWDVPBISSIGNALBZQ TSQ STD LOGIC VECTO
11、R 31DOWNTO0 标准计数器 测频计数器SIGNALENA PUL STD LOGIC 计数使能 脉宽计数使能SIGNALMA CLK1 CLK2 CLK3 STD LOGIC SIGNALQ1 Q2 Q3 BENA STD LOGIC SIGNALSS STD LOGIC VECTOR 1DOWNTO0 BEGINSTART 0 ELSIFBCLK EVENTANDBCLK 1 THENIFBENA 1 THENBZQ BZQ 1 ENDIF ENDIF ENDPROCESS TF PROCESS TCLK CLR ENA 待测频率计数器 测频计数器接下页 2020年1月17日11时4
12、8分 14 BEGINIFCLR 1 THENTSQ 0 ELSIFTCLK EVENTANDTCLK 1 THENIFENA 1 THENTSQ TSQ 1 ENDIF ENDIF ENDPROCESS PROCESS TCLK CLR 计数控制使能 CL为预置门控信号 同时兼作正负脉宽测试控制信号BEGINIFCLR 1 THENENA 0 ELSIFTCLK EVENTANDTCLK 1 THENENA CL ENDIF ENDPROCESS MA TCLKANDCL ORNOT TCLKORCL 测脉宽逻辑CLK1 NOTMA CLK2 MAANDQ1 CLK3 NOTCLK2 SS
13、Q2接下页 2020年1月17日11时48分 15 DD3 PROCESS CLK3 CLR BEGINIFCLR 1 THENQ3 0 ELSIFCLK3 EVENTANDCLK3 1 THENQ3 1 ENDIF ENDPROCESS PUL 1 WHENSS 10 ELSE 当SS 10 时 PUL高电平 允许标准计数器计数 0 禁止计数EEND 1 WHENSS 11 ELSE EEND为低电平时 表示正在计数 由低电平变到高电平 0 时 表示计数结束 可以从标准计数器中读数据了BENA ENAWHENSPUL 1 ELSE 标准计数器时钟使能控制信号 当SPUL为1时 测频率PULW
14、HENSPUL 0 ELSE 当SPUL为0时 测脉宽和占空比PUL ENDbehav 2020年1月17日11时48分 16 图10 4等精度频率计FPGA部分的RTL电路图 2020年1月17日11时48分 17 10 1 5系统仿真图10 5和图10 6分别是例10 1频率测试仿真波形和脉宽测试仿真波形 从图10 5可以看出 SPUL 1 时 系统进行等精度测频 这时 CLR一个正脉冲后 系统被初始化 然后CL被置为高电平 但这时两个计数器并未开始计数 START 0 直到此后被测信号TCLK出现一个上升沿 START 1 时2个计数器同时启动分别对被测信号和标准信号开始计数 其中BZQ
15、和TSQ分别为标准频率计数器和被测频率计数器的计数值 由图可见 在CL变为低电平后 计数仍未停止 直到TCLK出现一个上升沿为止 这时START 0 可作为单片机了解计数结束的标志信号 仿真波形中TCLK和BCLK的周期分别设置为10和500ns 由图可见 计数结果是 对TCLK的计数值是5 对BCLK的计数值是64 十六进制 通过控制SEL就能按照8个8位将两个计数器中的32位数读入单片机中进行计算 从图中的波形可以看出 例10 1描述的等精度测频的功能完全正确 2020年1月17日11时48分 18 图10 5频率 周期测量仿真图 2020年1月17日11时48分 19 图10 6脉宽 占
16、空比测量仿真图 2020年1月17日11时48分 20 图10 6中 取SPUL 0 时 系统被允许进行脉宽测试 为了便于观察 图中仿真波形中的TCLK和BCLK的周期分别设置为75和500ns 由例10 1和图10 4可以分析 CL和CLR的功能都发生了变化 前者为 1 时测信号高电平的脉宽 为 0 时测低电平的脉宽 而后者CLR变为 1 时作系统初始化 由 1 变为 0 后启动电路系统的标准信号计数器BZQ准备对标准频率进行计数 而允许计数的条件是此后出现的第一个脉宽的宽度 由图10 6可见 当CL 1 TCLK的高电平脉冲到来时 即启动了BZQ进行计数 而在TCLK的低电平到来时停止计数 状态信号EEND则由低电平变为高电平 告诉单片机计数结束 计数值可以通过SEL读出 这里是4BH 由此不难算出 TCLK的高电平脉宽应该等于4BH乘以BCLK的周期 改变CL为 0 又能测出TCLK的低电平脉宽 从而可以获得TCLK的周期和占空比 2020年1月17日11时48分 21 10 1 6系统测试与硬件验证1 FPGA测频专用电路的调试使用Quartus 计算机 GW48EDA实验开发
