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1、Quartus II 基本设计流程 Stp1：建立工作 库文件夹 Stp2：输入设计 项目原理图 /VerilogHDL代 码 Stp3：存盘，注 意文件取名 Stp4：创建工程 Stp5：启动编译 Stp6：建立仿真 波形文件 Stp7：仿真测试 和波形分析 Stp8：引脚锁定 并编译 Stp9：编程下载 /配置 Stp10：硬件测 试 st1：建立工作库文件夹 （1）新建一个文件夹： 例如：在D盘建立文件夹 mux21a（即D：mux21a) (2)编辑设计文件并保存： FILE-NEW,选择 VerilogHDL File New窗口 stp2. 编辑设计文件stp3存盘存盘 输入2选1
2、多路数据 选择器的 VerilogHDL程序 ，FILE-SAVE AS(以模块名为文 件名保存在D： mux21a下(或你所 建立的目录下) 选择“是”可 自动进入下 一个阶段 创新工程 选择“否” 则保存文 件不进入 创建工程 的阶段 stp4.创建工程 FILE-NEW PROJECT WIZARD 1 说明创建工程向导所做的事 2 工程路径 工程名 顶层实体名 3 工程中使用的文件 选择目标器件 4 5 使用其他EDA工具 这里全为空 6 显示刚才的所有设置 stp5.启动全程编译 Processing-Start Compilation或单击此按 钮 有错修改，再编译直到编译成功。
3、stp6.建立仿真波形文件 （1）打开波形编辑器File-New stp7.仿真测试和波形分析 （2）设置仿真时间Edit-End Time stp7.仿真测试和波形分析 （3）波形文件存盘File-Save as 文件名按照默认 即可 （4）将实体中的端口选入 View-Utility windows-Node Finder 若单击List没有实体的端口 出现请查看 1.当前工程是否正确 2.是否设计修改后没有再次 编译 鼠标全选拖入 stp7.仿真测试和波形分析 stp7.仿真测试和波形分析-设置a端口为周期为 500ns的时钟信号 （5）编辑输入波形 1鼠标单击此处，选 中端口a全部时间
4、域 2 单击此处打开， 时钟窗口 3 stp7.仿真测试和波形分析-设置b端口为周期为 200ns的时钟信号 （5）编辑输入波形 使用上面同样方法设置b端口为周期为200ns的时钟信号 stp7.仿真测试和波形分析-设置端口s的输入波 形 1.保证光标处于选时间域状态 2.光标拖动选中s端口的一段时间域 3.单击此处，使其位高电平 stp7.仿真测试和波形分析 输入波形设置如下图：（不设置输出端口） stp7.仿真测试和波形分析 （6）启动仿真器Processing-Start Simulation 或单击此按钮 (7 )观察仿真结果 符合逻辑电路的输出，证明电路设计正确 S为高电平，y输出a
5、端的低频信号 S为低电平，y输出b端的高频信号 stp8.引脚锁定并编译 规划： 自己选择电路模式：建议选择模式5 两个时钟的输入分别作为a，b端口的输入：clock0 连接a输入端256hz， clock5 连接b输入接1024Hz s端口可连接到一个按键，键1 输出端y接SPEAKER 在发给大家的资料中，实验电路结构图NO.5中找 出图中对应的信号名：键1对应PIO0 在发给大家的芯片引脚对照表中查找图中这些信 号名所对应的目标芯片的引脚号 扫描显示电路原理图 模式5实验电路图 查 表 举 例 stp8.引脚锁定并编译 查 表 举 例 选择实验板上 插有的目标器件 目 标 器 件 引 脚
6、 名 和 引 脚 号 对 照 表 键1的引脚名 键1的引脚名 对应的引脚号 stp8.引脚锁定并编译 1 2 3 所设计电路 端口 实验结构图 中信号名 目标器件引 脚号 a端口clock0152 b端口clock5150 s端口PIO018 y端口SPEAKER164 查图和查表的结果 stp8.引脚锁定并编译 stp8.引脚锁定并编译 1.选择Assignments-Assignment Edit 2 3 鼠标双击此处 ，选择端口 4加入所有引脚 5 输入引脚号 stp8.引脚锁定并编译 保存并再编译 也可使用工具栏中的 按钮进行编译 Tools-programmer或按 确认硬件设置:如
7、果Hardware Setup为No Hardware，先接上USB下 载线，打开电源，然后按下述操作即可 1 2 stp9.编程下载/配置 3 stp10硬件测试 按下和松开键1，SPEAKER会发出不同 的尖叫声，证明电路运行正确。 附1：全程编译前 约束项目设置 选择配置器件的工 作方式 Assignments- settings:选择 Device 单击Device and pin options按钮 配置失败，自动重新配置 选择配置器件和编程方式 配置模式 配置器件 产生压缩文件 用于下载 闲置引脚的状态设置 双目标端口设置 附2：功能仿真 1. Processing-Generate Functional Simulation Netlist 2. Assignments-settings:Simualtor settings:Simulation mode:Functional 3. Simulation input:确定矢量文件 4. Processing-start simulation 附3：RTL图观察器使用 ToolsNetlist Viewers:RTL Viewer RTL电路简化：右击该模块-Filter- sources或Destinations
