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1、第三章 VHDL编程基础 3.1 概述 3.2 VHDL程序基本结构 3.3 VHDL语言要素 3.4 VHDL顺序语句 3.5 VHDL并行语句 3.6 子程序(SUBPROGRAM) 3.7 库、程序包及其他 3.8 VHDL描述风格 3.9 基本逻辑电路设计 3.10 状态机的VHDL设计 第三章 VHDL编程基础 3.1 概述 3.1.1 硬件描述语言起源 目前, 电子系统正向着集成化、 大规模和高速度的方向发 展, 所需要的集成电路的规模越来越大, 复杂程度也越来越 高。 对于如此大规模和复杂电路的设计问题, 传统的门级描 述方法显得过于琐碎, 因而难以理解和管理, 这就迫使人们 寻
2、求更高抽象层次的描述方法和采用高层次的、 自顶向下 的设计方法。 逻辑图和布尔方程虽然可用来描述硬件且抽象程度高于门级 描述方法, 但对于复杂的电路, 这种描述仍显得过于繁琐而 不便于使用; 在高于逻辑级的抽象层次上, 这种方法很难以 简练的方式提供精确的描述, 在自顶向下的设计方法中不能 再把它当作主要的描述手段。 第三章 VHDL编程基础 3.1 概述 硬件描述语言(Hardware Description Language, HDL)就是 顺应人们的这一需要而产生和发展起来的, 它是一种能够以 形式化方式描述电路的结构和行为并用于模拟和综合的高级 描述方法。 HDL具有类似于高级程序设计
3、语言的抽象能力, 有些HDL本 身就是从已有的程序设计语言（如C）发展而来, 但其主要 目的是用来编写设计文件并建立硬件电路（器件）的逻辑模 型。 硬件系统的基本性质和硬件设计的方法决定了HDL的主要特 性。 第三章 VHDL编程基础 3.1 概述 HDL的语法和语义定义都是为描述硬件的行为服务, 它应当 能自然地描述硬件中并行的、 非递归的特性以及时间关系 。 一般认为, HDL应当具有以下能力： 能在希望的抽象层次上进行精确而简练的描述。 易于产生用户手册、 服务手册等文件, 以便多人配合工作。 在不同层次上都易于形成用于模拟和验证的设计描述。 在自动设计系统中(例如高层次综合、 硅编译器
4、等)可作为设计输入。 可以进行硬、 软件的联合设计, 消除硬、 软件开发时间上的间隔。 易于修改设计和把相应的修改纳入设计文件中。 在希望的抽象层次上可以建立设计者与用户的通信界面。 第三章 VHDL编程基础 3.1 概述 从 20 世纪60年代开始，为了解决大规模复杂集成电路的设计问题，许 多EDA厂商和科研机构就建立和使用着自己的电路硬件描述语言。 20世纪80年代初美国国防部为其超高速集成电路计划(VHSIC)提出了硬 件描述语言 VHDL(VHSIC Hardware Description Language), 作为该计 划的标准HDL格式。 在使用中, VHDL很好地体现了标准化的
5、威力, 因而 逐步得到推广。 1987年12月, IEEE（电气和电子工程师协会）正式接受VHDL作为国际 标准, 编号为IEEE Stdl0761987, 即VHDL87。 1993年, 对VHDL又作了若干修改, 增加了一些功能, 新的标准版本记作 IEEE Stdl0761993, 即VHDL93。 严格地说, VHDL93和VHDL87并不完全兼容, 新标准增加了一些保留字 并删去了某些属性。但是, 对VHDL87的源码只需作少许简单的修改就 可成为合法的VHDL93代码。 第三章 VHDL编程基础 3.1 概述 3.1.2 VHDL的优点 VHDL具有强大的功能, 覆盖面广, 描述能
6、力强, 可用于从 门级、 电路级直至系统级的描述、 仿真和综合。 VHDL支 持层次化设计, 可以在VHDL的环境下, 完成从简练的设计原 始描述, 经过层层细化求精, 最终获得可直接付诸生产的电 路级或版图参数描述的全过程。 VHDL有良好的可读性。 它可以被计算机接受, 也容易被 读者理解。 用VHDL书写的源文件, 既是程序又是文档, 既是 技术人员之间交换信息的文件, 又可作为合同签约者之间的 文件。 第三章 VHDL编程基础 3.1 概述 VHDL有良好的可移植性。 作为一种已被IEEE承认的工 业标准, VHDL事实上已成为通用的硬件描述语言, 可以在不 同的设计环境和系统平台中使
7、用。 使用VHDL可以延长设计的生命周期。 因为VHDL的硬件 描述与工艺技术无关, 不会因工艺变化而使描述过时。 与工 艺技术有关的参数可通过VHDL提供的属性加以描述, 工艺 改变时,只需修改相应程序中的属性参数即可。 VHDL支持对大规模设计的分解和已有设计的再利用。 VHDL可以描述复杂的电路系统, 支持对大规模设计进行分 解, 由多人、 多项目组来共同承担和完成。 标准化的规则 和风格, 为设计的再利用提供了有力的支持。 第三章 VHDL编程基础 3.1 概述 另一种已于1995年正式成为国际标准的HDL是Verilog HDL ，编号为Verilog HDL1364-1995。 其
8、特点是编程风格与C 语言相似, 因而比较容易掌握。 它推出的时间比VHDL早， 系统抽象能力稍逊于VHDL， 而对门级开关电路的描述能力 则优于VHDL，在许多领域的应用也很普遍。 第三种硬件描述语言是SYSTEM C，System C 是由 Synopsis Inc. 提出的，目前最新的版本为V2.0。它提出的 目的就是以一种系统设计的思想进行系统设计。它将软件算 法与硬件实现很好的结合在一起，提高了整个系统设计的效 率和正确性。 第三章 VHDL编程基础 3.1 概述 随着VLSI的集成度越来越高，设计也越趋复杂。一个系统 的设计往往不仅需要硬件设计人员的参与，也需要有软件设 计人员的参与
9、。软件设计人员与硬件设计人员之间的相互协 调就变的格外重要，它直接关系到工作的效率以及整个系统 设计的成败。传统的设计方法没有使软件设计工作与硬件设 计工作协调一致，而是将两者的工作割裂开来。软件算法的 设计人员在系统设计后期不能为硬件设计人员的设计提供任 何的帮助。同时现在有些大规模集成电路设计中往往带有 DSP Core或其它CPU Core。这些都使得单纯地用原理图或 硬件描述语言来设计、仿真这么复杂的系统变得十分困难。 System C就是在这些矛盾的背景下提出的。它的出现为复 杂的系统设计提供了一条有效的解决途径。 第三章 VHDL编程基础 3.1 概述 采用SYSTEM C 进行设
10、计的优点 精炼的设计方法。使用System C设计系统，系统设计人员不必花费很 大的精力将整个系统设计由C语言描述转换为HDL描述。系统设计人员 可以通过在C模块中很小的区域范围内加入必要的硬件和时序结构描述 ，从而将C模块方便准确地转化为一个有效的硬件设计，而避免将另行 设计一个硬件模块。利用System C设计方法，设计人员可以很轻松地 实现一个设计的更改，或在优化算法时检测出一些设计错误并及时修改 。 单一语言书写。使用System C设计系统，整个设计都用一种语言设计 系统，降低了对设计人员的要求，减少了语言转换时所造成的错误。这 一优点也使得设计人员可以在一个比较高的层次上进行系统模
11、块设计。 在较高层次的设计会导致产生小的设计代码，使设计和仿真的速度比传 统的设计方法要快很多。这一点是很显著的。 第三章 VHDL编程基础 3.1 概述 SC_MODULE(example) sc_in din; sc_out dout;/端口 void inverter();/处理过程声明 SC_CTOR(example) SC_METHOD(inverter); sensitive(din);/处理过程由输入变化触发 ; 处理过程inverter如下： void example:inverter() bool internal; internal = din;/输入数据取反后由输出端口输
12、出 dout = internal; 第三章 VHDL编程基础 3.1 概述 3.1.3 VHDL程序设计约定 (1) 语句结构描述中方括号“ ”内的内容为可选内容。 (2) 对于VHDL的编译器和综合器来说，程序文字的大小写是不加区分的 。本书一般使用大写。 (3) 程序中的注释使用双横线“-”。在VHDL程序的任何一行中，双横线“- -”后的文字都不参加编译和综合。 (4) 为了便于程序的阅读与调试，书写和输入程序时，使用层次缩进格 式，同一层次的对齐，低层次的较高层次的缩进两个字符。 (5) 考虑到MAX+plusII要求源程序文件的名字与实体名必须一致，因此 为了使同一个VHDL源程序
13、文件能适应各个EDA开发软件上的使用要求 ，建议各个源程序文件的命名均与其实体名一致。 第三章 VHDL编程基础 3.2 VHDL程序基本结构 模块化和自顶向下、 逐层分解的结构化设计思想贯穿于整个VHDL设计 文件之中。VHDL将所设计的任意复杂的电路系统均看作一个设计单元 ，实体（Entity）和结构体（Architecture） 是模块最基本的两个组成 部分。 设计文件的实体部分描述该模块（系统）的接口信息，包括端口 的数目、 方向和类型等，其作用就相当于传统设计方法中使用的元件符 号； 结构体部分则描述该模块的内部电路, 对应于原理图、 逻辑方程和模块 的输入输出特性。 二者相配合就可
14、以组成简单的VHDL设计文件。 而 一个完整的VHDL设计文件则通常包括实体、 结构体、 配置（ Configuration）、 程序包（Package）和库（Library）五个部分。 第三章 VHDL编程基础 3.2 VHDL程序基本结构 3.2.1 初识VHDL程序 为使读者在接触大量的专业术语和语法规则之前先对VHDL 有一个基本的了解，我们先一起来看下面的三个简单例子。 读时暂且不妨“顾名思义”、 “望文生义”， 充分利用你已有的 知识，你会发现VHDL其实并不难。 第三章 VHDL编程基础 3.2 VHDL程序基本结构 例 3-1 与非门的逻辑描述 LIBRARY IEEE; US
15、E IEEE.STD_LOGIC_1164.ALL; ENTITY nand2 IS PORT ( a, b: IN STD_LOGIC; y: OUT STD_LOGIC); END ENTITY nand2; ARCHITECTURE ART1 OF nand2 IS BEGIN y = NOT (a AND b); END ARCHITECTURE ART1; 第三章 VHDL编程基础 3.2 VHDL程序基本结构 例 3-1 是一个最简单的VHDL设计文件， 所描述的是2输 入与非门。 其中， 从第3行至第6行为实体部分， 利用 PORT（端口）语句说明该模块有两个输入引脚a和b， 一
16、个输出引脚y， 其数据类型均为STD-LOGIC； 第7行至 第10行为结构体， 说明模块内部的数据传输和变换关系 。 其中所用的符号“ y y y y y=X; END CASE; END PROCESS; END ARCHITECTURE ART3; 第三章 VHDL编程基础 3.2 VHDL程序基本结构 3.2.2 VHDL程序的基本结构 从前面的设计实例可以看出，一个相对完整的VHDL程序(或称为设 计实体)具有如图所示的比较固定的结构。 至少应包括三个基本组成部分： 库、程序包使用说明，实体说明和实体对应的结构体说明。 其中，库、程序包使用说明用于打开(调用)本设计实体将要用到的库、程 序包； 实体说明用于描述该设计实体与外界的接口信号说明，是可视部分； 结构体说明用于描述该设计实体内部工作的逻辑关系，是不可视部分。在 一
