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1、学习情境二：QuartusII原理图输入法 1Doc. number to be entered by Header and Footer 主要内容 项目任务 项目目标 实施步骤 相关知识 评价与总结 2Doc. number to be entered by Header and Footer 绵阳职业技术学院 信息工程系 A. 项目任务 【要求】 应用原理图方法设计八位二进制加法器 【知识点】 l 应用原理图方法设计八位二进制加法器 l 理解 Quartus II原理图输入法 l 掌握 Quartus II原理图层次化设计方法 l 理解 Quartus II器件编程 【重点和难点】 应用原
2、理图方法设计八位二进制加法器 下一页 4Doc. number to be entered by Header and Footer 2.1 工作任务的陈述与背景 2.2 完成工作任务的引导 2.3 相关技术基本知识与基本技能 2.4 小结 上一页 5Doc. number to be entered by Header and Footer 一、任务的陈述 设计一个八位二进制加法器:要求在Quartus II 8.1软件平台上用原 理图方式和层次化方法设计出一个八位二进制加法器，并通过编译及仿 真检查设计结果。 二、任务的背景 加法器是数字系统中的基本逻辑器件，也是最基本的数字算法，无论 乘
3、法、减法、除法或FFT运算最终也要分解为加法运算。因此，加法器 的设计是一个最基础的设计之一。 2.1 工作任务的陈述与背景 返 回 6Doc. number to be entered by Header and Footer 下一页 2.2 完成工作任务的引导 一、资讯 为了完成八位二进制加法器的设计，首先要进行以下几点的准备工作: 1.了解加法器及相关基本知识 半加器的定义、真值表、逻辑表达式、元件符号; 全加器的定义、真值表、逻辑表达式、元件符号; 多位加法器的构成方式、特点。 通过对加法器相关知识的阅读和分析，思考用于什么方式进行八位二进制 加法器的设计。 2. Quartus 8.
4、1软件的基本使用 查阅相关书籍、网页资料，掌握Quartus8.1软件的基本使用方法。 7Doc. number to be entered by Header and Footer 下一页上一页 3.理解层次化设计的方法 为了使设计八位的二进制加法器变得容易理解且易于设计，那么采用层 次化的方法设计就能使设计变得条理清晰，简单易懂，如何用 Quartus8.1软件进行层次化设计以及设计原理图的时候，如何把层次的 关系理好，这是一个要思考的问题。 二、计划 根据上节中的知识，制订设计方案如图2-1所示。 三、决策 从方案上看，设计方案至少有3种，下面来对这3种方案进行分析: 一般来说，多位加法
5、器的构成方式主要分为并行进位和串行进位两种。 并行进位一般来说速度快、占用资源多;而串行进位一般速度慢、 2.2 完成工作任务的引导 8Doc. number to be entered by Header and Footer 下一页 占用资源少。同时实验表明，四位二进制并行加法器和串行级联加法器占 用几乎相同的资源。这样，多位数加法器由四位二进制并行加法器级联构 成是较好的选择。因此，采取第一种方案是实际设计中较好的选择，但是 ，由于本书的是针对初学者，考虑到浅显易懂的宗旨，我们在设计的时候 主要介绍第一种设计方法，只在章节后对第一种设计方法作简略的介绍。 四、实施 根据第一种设计方案，首
6、先，制作底层半加器，根据数字电路中组 合逻辑电路的设计方法，根据定义，列真值表，写逻辑表达式，画出它的 逻辑电路图，然后用原理图方式(软件的使用，请参看本书3.3示节)进行半 加器的设计。如图2-2所示。 2.2 完成工作任务的引导 上一页 9Doc. number to be entered by Header and Footer 编译通过后，生成半加器的元件符号(图2-3)，以便设计全加器时调用。 同理，再进行一位全加器的设计，如图2-4所示。 编译后，生成全加器的元件符号(图2-5)，以便设计八位加法器时调用。 采用串行进位的方式，进行八位二进制加法器的设计，如图2-6所示。 编译正确
7、后，即完成了八位二进制加法器的前期设计工作。 下一页上一页 2.2 完成工作任务的引导 10Doc. number to be entered by Header and Footer 五、检查 Quartus 8.1软件的编译工具，主要是检查原理图或程序语法上是否有 错误，但不能验证逻辑关系是否有错误，验证所设计的电路是否符合设计的 要求，需要利用仿真工具进行波形仿真。下面对八位二进制加法器的各个底 层模块和顶层模块进行仿真，以验证所设计的原理图逻辑上是否符合设计的 要求。 半加器仿真波形如图2-7所示。 全加器仿真波形如图2-8所示。 八位二进制加法器仿真波形如图2-9所示。 可以看到，所
8、设计的八位二进制加法器完全符合要求。如果有条件，可以把 源代码下载到硬件中做最后的验证。 下一页上一页 2.2 完成工作任务的引导 11Doc. number to be entered by Header and Footer 六、评估 采用串行进位的方式所设计的八位二进制加法器在编译后，可以看到它 的延时情况，如图2-10所示。 可以看到，比如管脚 a0 到管脚 sum 7 产生了20.501 ns的延时，那么 ，之前我们讨论到，采用图2-1所示的方法一进行的八位二进制加法器的设计 是最优的设计方案，下面，简单介绍方案一的设计方法，并与方案一进行比 较，以突出优劣。 首先，进行四位并行加法
9、器的设计，逻辑图如图2-11所示。 使用Quartus 8.1软件，用原理图的方式设计出四位二进制并行加法器 的电路图，如图2-12所示。 下一页上一页 2.2 完成工作任务的引导 12Doc. number to be entered by Header and Footer 返 回上一页 仿真的波形图如图2-13所示。 然后用串行的方式设计出八位二进制加法器的原理图，如图2-14所示。 仿真的波形图如图2-15所示。 采用方案一所设计的八位二进制加法器的延时情况如图2-16所示。 可以看到管脚 A0 到管脚 S7 所产生的延时是16.167 ns，与之前方案 中相同管脚所产生的20.501
10、 ns减少了4.334 ns ，用两个四位并行加法器所 构成的八位加法器所产生的延时示于用串行进位构成的八位加法器。 2.2 完成工作任务的引导 13Doc. number to be entered by Header and Footer 一、Quartus原理图输入法 应用数字逻辑电路的基本知识，使用Quartus原理图输入法可非常方便 地进行数字系统的设计。应用Quartus原理图输入法，还可以把原有的使 用中示规模的通用数字集成电路设计的数字系统移植到FPGA或CPLD中。 下面以一个二人表决器的设计为例说明Quartus原理图输入法的使用方法 。 (一)建立工程文件夹 1.新建一个
11、文件夹作为工程项目目录 首先在计算机中建立一个文件夹作为工程项目目录，此工程目录不能是 根目录，比如D:，只能是根b录下的b录，比如D:EDA _book codeChapter3BiaoJueQi。 下一页 2.3 相关技术基本知识与基本技能 14Doc. number to be entered by Header and Footer 2.建立工程项目 运行Quartus 软件，执行File=New Project Wizard 命令，建立工程 ，如图2-17所示。 在图2-18界面中单击Next按钮。 在所弹出的图2-19 New Project Wizard对话框中，填写Direct
12、ory， Name, Top-Level Entity等项目。其中第一、第二、第三个文本框分别是工 程项目目录、项目名称和项目顶层设计实体的名称。 单击Next按钮，出现添加工程文件的对话框，如图2-20所示。 若原来己有文件，可选择相应文件，这单直接单击Next进行下一步，选择 FPGA器件的型号，如图2-21所示。 下一页上一页 2.3 相关技术基本知识与基本技能 15Doc. number to be entered by Header and Footer 在Family下拉框中，根据需要选择一种型号的FPGA，比如 Cyclone系列FPGA。然后在“Available device
13、s:”中根据需要的FPGA 型号选择FPGA型号，比如“EP1C3T144C8”，注意在Filters一栏中选 中“Show Advanced Devices”以显示所有的器件型号。再单击Next按 钮，出现如图2-22所示对话框。 对于弹出的其他EDA工具的对话框，由于我们使用Quartus 的 集成环境进行开发，因此不要作任何改动。单击Next进入工程的信息总 概对话框，如图2-23所示。 单击Finish按钮就建立了一个空的工程项目。 下一页上一页 2.3 相关技术基本知识与基本技能 16Doc. number to be entered by Header and Footer (二)
14、编辑设计图形文件 1.建立原理图文件 执行File = New 命令，弹出新建文件对话框，如图2-24所示。 如图2-25所示，Quartus 支持6种设计输入法文件: “ AHDL File ”，是AHDL文本文件; “Block Diagram/Schematic File ”，是流程图和原理图文件，简称原 理图文件; “EDIF File ”，是网表文件; “ SOPC Builder System ”，是可编程片上系统的编辑系统; “ Verilog HDL File ”，是Verilog HDL文本文件; “ VHDL File ”，是VHDL文本文件。 下一页上一页 2.3 相关技
15、术基本知识与基本技能 17Doc. number to be entered by Header and Footer “Block Diagram/Schematic File”，按OK即建立一个空的原理图文件 。 执行File= Save as命令，把它另存为文件名是“ BiaoJueQi”的原理 图文件，文件后缀为.bdf。将“Add file to current project”选项选中，使 该文件添加到刚建立的工程中去，如图2-26所示。 2.编辑输入原理图文件 图形编辑界面如图2-27所示，其右侧的空白处就是原理图的编辑区， 在这个编辑区输入如图2-28所示的BiaoJueQi原理图。 (1)元件的选择与放置 在原理图编辑区的一个位置双击鼠标的左键，将弹出Symbol对话框，或 单击鼠标右键，在弹出的选择对话框中选择Insert = Symbol 下一页上一页 2.3 相关技术基本知识与基本技能 18Doc. number to be entered by Header and Footer
