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1、word格式1、 IC验证环境的基本框图发生器（generator）用来解释testcase，其实也就是把testcase翻译成具体的数据包，或者数据码流。代理这个东西就是把数据分配下去，他与记分板和检测器一起称为功能层。记分板（scoreboard）用来临时存放一些数据，用于数据的比较。常与检测器合在一起，共同完成数据的比较，查错。他们要实现的一个与待测设计相同功能的模块，用于自动比较的。其实也就是要设计一个能实现相同功能的模块，一般小的模块这部分设计都是由验证工程师自己完成的，如果是复杂的模块由于验证工程师还要关注其他的模块，这块功能可以由其他地方提供，比如一些现成的C语言代码，验证工程师
2、把这个C代码嵌入的验证环境中就可以了，这个地方的实现方式比较多，也是验证的一个精华的地方吧。主要的debug也就在这个地方实现的。驱动层（driver）顾名思义，就是用来驱动我们的待测设计（DUT（device under test）。就是把数据包处理成具体的操作激励，也就是那些波形了。监测器（monitor）用来采集待测设计（DUT）的输出波形，然后传回scoreboard用于和标准结果比较，验证DUT工作是否正确。断言（assert）是个好东西，但是如果紧紧依靠验证工程师这个东西是没办法用好的，这个东西非常需要设计人员配合。Assert功能很强大，也很容易上手，能深层次的发掘设计错误，定位
3、很准确，也正是由于这些优点，所以验证工程师不能非常容易的使用它，因为验证工程师一般可以不需要了解太多的设计细节就可以对设计模块进行验证，但是assert需要比较清楚的了解内部信号，才能将内部信号连接到相应的assert上。建议IC设计工程师学习哦。对debug很有帮助的哦。这个模块在有的验证环境中是不使用。最后说一下覆盖率的问题。覆盖率分为功能覆盖率，代码覆盖率，还有人为添加的一些覆盖点的覆盖率。这个其实就是用来衡量验证工作进行到什么程度了。最容易实现100%的是代码覆盖率，但是如果verilog代码中使用了case的default那就很难实现100%覆盖了。功能覆盖率就是一些函数的功能，还有
4、状态机的状态覆盖率等等。然后还有就是验证工程师添加的覆盖点。一般验证工作完成以后要使用这些东西完成报告的。2、 SystemVerilog是一种硬件描述和验证语言（HDVL），它基于IEEE 1364-2001 Verilog硬件描述语言（HDL），并对其进行了扩展，包括扩充了C语言数据类型、结构、压缩和非压缩数组、 接口、断言等等，这些都使得SystemVerilog在一个更高的抽象层次上提高了设计建模的能力。3、 接口（Interface）：Verilog模块之间的连接是通过模块端口进行的。SystemVerilog提供了一个新的、高层抽象的模块连接，这个连接被称为接口（Interface
5、）。接口在关键字interface和endinterface之间定义，它独立于模块。在最简单的形式下，一个接口可以认为是一组线网。例如，可以将PCI总线的所有信号绑定在一起组成一个接口。通过使用接口，我们在进行一个设计的时候可以不需要首先建立各个模块间的互连。随着设计的深入，当接口发生变化时，这些变化也会在使用该接口的所有模块中反映出来，而无需更改每一个模块。接口的使用实例：interface chip_bus; / 定义接口wire read_request, read_grant;wire 7:0 address, data;endinterface: chip_busmodule RAM
6、 (chip_bus io, / 使用接口ioinput clk);/ 可以使用io.read_request引用接口中的一个信号endmodulemodule CPU(chip_bus io, input clk);.endmodulemodule top;reg clk = 0;chip_bus a; / 实例接口/ 将接口连接到模块实例RAM mem(a, clk);CPU cpu(a, clk);endmodule实际上，SystemVerilog的接口不仅仅可以表示信号的绑定和互连。由于SystemVerilog的接口中可以包含参数、常量、变量、结构、函数、任务、initial块、a
7、lways块以及连续赋值语句，所以SystemVerilog的接口还可以包含内建的协议检查以及被使用该接口的模块所共用的功能。4、 全局声明和语句在Verilog中，除了一个模块可以作为模块实例引用其他模块外，并不存在一个全局空间。另外，Verilog允许任意数目的顶层模块，因此会产生毫无关联的层次树。SystemVeriog增加了一个被称为$root的隐含的顶级层次。任何在模块边界之外的声明和语句都存在于$root空间中。所有的模块，无论它处于哪一个设计层次，都可以引用$root中声明的名字。这样，如果某些变量、函数或其它信息被设计中的所有模块共享，那么我们就可以将它们作为全局声明和语句。全
8、局声明和语句的一个使用实例如下：reg error _flag; / 全局变量function compare (.); / 全局函数always (error_flag) / 全局语句.module test;chip1 u1 (.)endmodulemodule chip1 (.);FSM u2 (.);always (data)error_flag = compare(data, expected);endmodulemodule FSM (.);.always (state)error_flag = compare(state, expected);endmodule5、 时间单位和精
9、度在Verilog中，表示时间的值使用一个数来表示，而不带有任何时间单位。例如：forever #5 clock = clock; 从这一句中我们无法判断5代表的是5ns? 5ps? 还是其他。Verilog的时间单位和精度是作为每一个模块的属性，并使用编译器指令timescale来设置。SystemVerilog为了控制时间单位加入了两个重要的增强。首先，时间值可以显式地指定一个单位。时间单位可以是s、ms、ns、ps或fs。时间单位作为时间值的后缀出现。例如：forever #5ns clock = clock; 其次，SystemVerilog允许使用新的关键字（timeunits和ti
10、meprecision）来指定时间单位和精度。这些声明可以在任何模块中指定，同时也可以在$root空间中全局指定。时间单位和精度必须是10的幂，范围可以从s到fs。例如：timeunits 1ns; /时间单位timeprecision 10ps;/时间精度6、 . 抽象数据类型Verilog提供了面向底层硬件的线网、寄存器和变量数据类型。这些类型代表了4态逻辑值(0,1,x,z)，通常用来在底层上对硬件进行建模和验证。线网数据类型还具有多个强度级别，并且能够为多驱动源的线网提供解析功能。SystemVerilog包括了C语言的char和int数据类型，它允许在Verilog模型和验证程序中直
11、接使用C和C+代码。Verilog PLI不再需要集成总线功能模型、算法模型和C函数。SystemVerilog还为Verilog加入了几个新的数据类型，以便能够在更抽象的层次上建模硬件。lchar：一个两态的有符号变量，它与C语言中的char数据类型相同，可以是一个8位整数（ASCII）或short int（Unicode）；lint：一个两态的有符号变量，它与C语言中的int数据类型相似，但被精确地定义成32位；lshortint：一个两态的有符号变量，被精确地定义成16位；llongint：一个两态的有符号变量，它与C语言中的long数据类型相似，但被精确地定义成64位；lbyte：一个
12、两态的有符号变量，被精确地定义成8位；lbit：一个两态的可以具有任意向量宽度的无符号数据类型，可以用来替代Verilog的reg数据类型；llogic：一个四态的可以具有任意向量宽度的无符号数据类型，可以用来替代Verilog的线网或reg数据类型，但具有某些限制；lshortreal：一个两态的单精度浮点变量，与C语言的float类型相同；lvoid：表示没有值，可以定义成一个函数的返回值，与C语言中的含义相同。SystemVerilog的bit和其他数据类型允许用户使用两态逻辑对设计建模，这种方法对仿真性能更有效率。由于Verilog语言没有两态数据类型，因此许多仿真器都通过将这种功能作
13、为仿真器的一个选项提供。这些选项不能够在所有的仿真器之间移植，而且在需要时用三态或四态逻辑的设计中强制使用两态逻辑还具有副作用。SystemVerilog的bit数据类型能够极大改进仿真器的性能，同时在需要的时候仍然可以使用三态或四态逻辑。通过使用具有确定行为的数据类型来代替专有的仿真器选项，两态模型能够在所有的SystemVerilog仿真器间移植。SystemVerilog的logic数据类型比Verilog的线网和寄存器数据类型更加灵活，它使得在任何抽象层次上建模硬件都更加容易。logic类型能够以下面的任何一种方法赋值：l通过任意数目的过程赋值语句赋值，能够替代Verilog的reg类
14、型；l通过单一的连续赋值语句赋值，能够有限制地替代Verilog的wire类型；l连接到一个单一原语的输出，能够有限制地替代Verilog的wire类型；由于logic数据类型能够被用来替代Verilog的reg或wire（具有限制），这就使得能够在一个更高的抽象层次上建模，并且随着设计的不断深入能够加入一些设计细节而不必改变数据类型的声明。logic数据类型不会表示信号的强度也不具有线逻辑的解析功能，因此logic数据类型比Verilog的wire类型更能有效地仿真和综合。7、 有符号和无符号限定符缺省情况下，Verilog net和reg数据类型是无符号类型，integer类型是一个有符号
15、类型。Verilog-2001标准允许使用signed关键字将无符号类型显式地声明成有符号类型。SystemVerilog加入了相似的能力，它可以通过unsigned关键字将有符号数据类型显式地声明成有无符号数据类型。例如：int unsigned j; 值得注意的是unsigned在Verilog中是一个保留字，但并没有被Verilog标准使用。8、 用户定义的类型Verilog不允许用户定义新的数据类型。SystemVerilog通过使用typedef提供了一种方法来定义新的数据类型，这一点与C语言类似。用户定义的类型可以与其它数据类型一样地使用在声明当中。例如：typedef unsigned int uint;uint a, b;一个用户定义的数据类型可以在它的定义之前使用，只要它首先在空的typedef中说明，例如：typedef int48; / 空的typedef，在其他地方进行完整定义int48 c;9、 枚举类型在Verilog语言中不存在枚举类型。标识符必须被显式地声明成一个线网、变量或参数并被赋值。SystemVerilog允许使用类似于C的语法产生枚举类型。一个枚举类型具有一组被命名的值。缺省情况下，值从初始值0开始递增，但是我们可以显式地指定初始值。枚举类型的例子如下：enu
