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1、 第10章 时序逻辑电路的应用 本章主要内容 (1) 寄存器 (2) 串行加法器 (3) 计数器 10.1寄存器 n寄存器是数字系统和计算机中用来存放数据或代 码的一种基本逻辑部件，它由多位触发器连接而 成。 n从具体用途来分，它有多种类型，如运算器中的 数据寄存器、存储器中的地址寄存器、控制器中 的指令寄存器、I/O接口电路中的命令寄存器、状 态寄存器等等。 n从基本功能上来分类，分为“没有移位功能的代码 寄存器”和 “具有移位功能的移位寄存器”。 10.1.1 代码寄存器 n主要用来接收、寄存和传送数据或代码 n一个由D触发器构成的4位代码寄存器如下图所示： 由图可见，4位输入数据同时进入
2、寄存器，寄存器的四个输出端是同时有效的， 这样的寄存器称为“并行输入并行输出”(Parallel-Input Parallel-Output)寄存器。 代码寄存器常常需要接收控制和清零功能，如下图所示： 同步清零方式 Q Q SET CLR D Q Q SET CLR D Q Q SET CLR D Q Q SET CLR D CLOCK LOAD CLEAR IN4 IN3IN2IN1 OUT4OUT3OUT1OUT2 n当LOAD=1(CLEAR=0)时，时钟脉冲到来，数据进入寄 存器。 n当CLEAR=1时，时钟脉冲到来，将整个寄存器清0；当 CLEAR=0时，寄存器可以进行正常的数据输
3、入操作。 异步清零方式 n下图所示的代码寄存器，其清0操作是通过触发器的复位 端CLR来实现的，称为异步(Asynchronous)清0方式。 n在这种方式下，清零方式独立于时钟CLOCK。它与上图 所示的清0方式不同，那里是靠时钟脉冲本身将D端的“0” 打入触发器的。 Q Q SET CLR D Q Q SET CLR D Q Q SET CLR D Q Q SET CLR D IN4IN3IN2IN1 CLEAR CLOCK 由JK触发器组成的4位代码寄存器 J Q Q K SET CLR J Q Q K SET CLR IN4IN1 OUT4OUT1 LOAD CLEAR CLOCK n
4、以上几种代码寄存器全为“并入-并出”寄存器。 n在介绍了移位寄存器后，还会看到“并入-串出”、 “串入-并出”以及“串入-串出”的寄存器。 10.1.2 移位寄存器 具有使代码或数据移位功能的寄存器称为移位寄存器。它 是计算机和数字电子装置中常用的逻辑部件。 1. 移位寄存器的构成 串入-串出的右移寄存器： Q Q SET CLR D Q Q SET CLR D Q Q SET CLR D Q Q SET CLR D CLOCK INPUT OUTPUT n并入-串出的右移寄存器 Q Q SET CLR D Q Q SET CLR D Q Q SET CLR D Q Q SET CLR D +
5、 ABCD CLOCK 移位控制 并行输入控制 串行输出 n串入-并出的移位寄存器 n位移位寄存器 并行输出 移位脉冲 移位控制 串行输入 双向移位寄存器 Q Q SET CLR D Q Q SET CLR D Q Q SET CLR D Q Q SET CLR D + CLOCK 左移输入 右移输入 + 右移控制 左移控制 n双向移位寄存器的控制与操作： 左移控制右移控制操作 00把寄存器清0 01右移 10左移 11不允许 2. 移位寄存器的应用 n例1 利用移位寄存器进行代码在两个寄存器间的串行相互 传送。 (A) (B)如图10.7； (A) (B)，且要求A的内容不变图10.8。 n
6、例2 移位寄存器在数据通信中的应用： 移位寄存器A移位寄存器B 并行数字系统A并行数字系统B n例3 利用移位寄存器实现码序列检测器 时间选通 3. 累加寄存器 二进制数a和b分别存放在寄存器RA和RB之中，通常表示为 (RA)=a, (RB)=b. 实现a和b相加，并把和数存放在RA之中， 可表示为：RA(RA) +(RB). 寄存器RA称为累加寄存器，简称累加器。 它是计算机算术逻辑部件的基本组成部件。 注意，它既是存放操作数的寄存器，又是存放操作结果的寄 存器。 累加寄存器 RAi RBi ai bi 10.2 串行加法器 n前面讨论的加法器称为并行加法器。相加的二进制数有多 少位就相应
7、需要多少位全加器电路，各位的加法操作是并 行进行的。 n在实际使用中，对于速度要求不高的场合，还可采用串行 加法器。 串行加法器 典型的时序电路框图 比较： n串行加法器结构比并行加法器简单，所用设备较省。 n串行加法器速度比并行加法器慢，实现n位二进制数相加 ，串行加法器需要n个CP脉冲才能完成，而并行加法器只 需一个CP脉冲即可完成。 10.3 计数器 1. 二进制异步计数器： n工作特性：各级触发器的翻转不是同时的，每位触发器的 翻转要依赖于前一位触发器从1到0的翻转。 二进制异步计数器 n工作波形：逐级波形的二分频 二进制异步计数器的状态转换表 计数脉冲序号Q3 Q2 Q1Q3(n+1
8、) Q2(n+1) Q1(n+1) 00 0 0 0 0 1 10 0 1 0 1 0 20 1 0 0 1 1 30 1 1 1 0 0 41 0 0 1 0 1 51 0 1 1 1 0 61 1 0 1 1 1 71 1 1 0 0 0 2. 二进制同步计数器 n特点：计数脉冲同时作用到各位触发器的CP端，当计数 脉冲到来后，该翻转的触发器都同时翻转。同步计数器也 称并行计数器。 (1) 二进制同步加1计数器 n计数器的“模”： 计数器工作时总是从某个 起始状态出发，依次经过 所有状态后完成一次循环 ，通常称一次循环所包括 的状态数为计数器的“模” 。 n3位二进制同步加1计数器 的状态
9、转换图如右图所示( 可见,该计数器的模为8).其 状态转换表同前面的二进 制异步计数器. 用D触发器构成三位二进制同步加1计数器 n第一步：列出状态转换表（简称状态表） n第二步：列出触发器的激励函数表（简称激励表），以求 出各触发器的D端激励函数表达式。 *激励表与次态真值表的表示形式不同： n次态真值表： 自变量：触发器的输入和现态 因变量：次态 n激励表： 自变量：触发器的现态、次态 因变量：输入 n也可以说，激励表说明的是触发器从现态转到某种次态时 对其输入条件的要求。 n各种触发器的激励表可以从次态真值表直接推出。 从次态真值表推出激励表(以D触发器为例) D触发器的次态真值表D触发
10、器的激励表 输入现态次态 DQQn+1 000 010 101 111 现态次态输入 QQn+1 D 000 100 011 111 3位二进制加1计数器的激励表 现态次态输入 Q3 Q2 Q1Q3(n+1) Q2(n+1) Q1(n+1)D3 D2 D1 0 0 00 0 10 0 1 0 0 10 1 00 1 0 0 1 00 1 10 1 1 0 1 11 0 01 0 0 1 0 01 0 11 0 1 1 0 11 1 01 1 0 1 1 01 1 11 1 1 1 1 10 0 00 0 0 n第三步：利用卡诺图化简，得到D3,D2,D1的 激励函数表达式： n第四步：根据激励
11、函数表达式画出逻辑图 计数脉冲 (2) 二进制同步减1计数器 减1计数器的状态图与二进制同步加1计数器相似，仅流向 相反。 (3) 可逆计数器 n可逆计计数器是兼有递递加和递递减两种功能的计计数器，它能 按照给给定的控制信号从递递加计计数转换转换 成递递减计计数，或者 从递递减计计数转换转换 成递递加计计数，所以也称可逆计计数器为为双 向计计数器。 n为为了实现实现 加、减计计数功能，可逆计计数器应设应设 “加1控制”和 “减1控制”，有的还设还设 有“计计数控制”。一个由T触发发器及 有关控制电电路构成的可逆二进进制同步计计数器如图图10.19所 示。 图图10.19 可逆计计数器 n由图图
12、10.19可以看出：当计计数控制为为1时时，若加1控制为为1， 减1控制为为0，则该计则该计 数器具有加1计计数功能； n当计计数控制为为1，若加1控制为为0，而减1控制为为1时时，则该则该 计计数器具有减1计计数功能； n当计计数控制为为0时时，计计数器不计计数。显显然，在计计数控制 为为1时时，加1控制和减1控制不允许许同时为时为 1。 10.3.4 非二进制计数器 n类型：十进制、八进制、循环码等 举例：用D触发器设计8421编码的十进制加1计数器： n第一步：列状态转换表 状态转换表 Q4Q3Q2Q1Q4(n+1)Q3(n+1)Q2(n+1)Q1(n+1) 0 0 0 00 0 0 1
13、 0 0 0 10 0 1 0 0 0 1 00 0 1 1 0 0 1 10 1 0 0 0 1 0 00 1 0 1 0 1 0 10 1 1 0 0 1 1 00 1 1 1 0 1 1 11 0 0 0 1 0 0 01 0 0 1 1 0 0 10 0 0 0 1 0 1 0d 1 d 0 d 1 d 1 1 0 1 1d 0 d 1 d 0 d 0 1 1 0 0d 1 d 1 d 0 d 1 1 1 0 1d 0 d 1 D 0 d 0 1 1 1 0d 1 d 1 d 1 d 1 1 1 1 1d 1 d 0 d 0 d 0 n第二步：卡诺图化简，求各D触发器的激励函数表达式。 n第三步：画出计数器的逻辑图。 n第四步：检查所有设计的计数器是否存在“挂起”现象。 n方法： 在用卡诺图化简时，被圈的d当作了1，未被圈的d当作0 ，于是可将状态表改画。 n由此画出的相应的状态转换图称为完整状态图，其中既包 含有效状态序列，也包含偏离状态序列。 n如果偏离状态经过几个节拍能够自动进入有效状态序列， 则所设计的计数器不存在“挂起”现象。 10.3.5 组合计数器 高位计数器（模N）低位计数器（模M） 计 数 脉 冲 进 位进 位 计 数 脉 冲 模M*N 第10章 作业 nP283 10.1 10.2 10.4 10.5 10.7
