QuartusII有效应用初步

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1、 第5章 Quartus II应用初步 5.1 基本设计流程 5.1.1 建立工作库文件夹和编辑设计文件 5.1 基本设计流程 5.1.2 创建工程 打开并建立新工程管理窗口。 5.1 基本设计流程 5.1.2 创建工程 将设计文件加入工程中。 5.1 基本设计流程 选择目标芯片。 5.1 基本设计流程 5.1.2 创建工程 工具设置。 结束设置。 5.1 基本设计流程 5.1.3 编译前设置 选择FPGA目标芯片。 选择配置器件的工作方式。 5.1.3 编译前设置 5.1 基本设计流程 5.1.3 编译前设置 选择配置器件和编程方式。 选择目标器件引脚端 口状态。 选择确认Veriolg语

2、言版本。 5.1 基本设计流程 5.1.4 全程编译 5.1 基本设计流程 5.1.5 时序仿真 打开波形编辑器。 5.1 基本设计流程 5.1.5 时序仿真 设置仿真时间区域。 波形文件存盘。 5.1 基本设计流程 5.1.5 时序仿真 将工程CNT10的端口信号节点选入波形编辑器中。 5.1 基本设计流程 5.1.5 时序仿真 将工程CNT10的端口信号节点选入波形编辑器中。 5.1 基本设计流程 5.1.5 时序仿真 编辑输入波形(输入激励信号)。 5.1 基本设计流程 5.1.5 时序仿真 总线数据格式设置和参数设置。 5.1 基本设计流程 5.1.5 时序仿真 总线数据格式设置和参数

3、设置。 5.1 基本设计流程 5.1.5 时序仿真 总线数据格式设置和参数设置。 5.1 基本设计流程 5.1.5 时序仿真 仿真器参数设置。 5.1 基本设计流程 5.1.5 时序仿真 启动仿真器。 观察仿真结果。 5.1 基本设计流程 5.1.6 应用RTL电路图观察器 5.2 引脚设置与硬件验证 5.2.1 引脚锁定 5.2 引脚设置与硬件验证 5.2.1 引脚锁定 5.2 引脚设置与硬件验证 5.2.1 引脚锁定 5.2 引脚设置与硬件验证 5.2.1 引脚锁定 5.2 引脚设置与硬件验证 5.2.1 引脚锁定 5.2 引脚设置与硬件验证 5.2.2 编译文件下载 （1）打开编程窗和配

4、置文件。 5.2 引脚设置与硬件验证 5.2.2 编译文件下载 （2）设置编程器。 5.2 引脚设置与硬件验证 5.2.2 编译文件下载 （3）硬件测试。 5.2.3 AS模式编程 5.2 引脚设置与硬件验证 5.2.4 JTAG间接模式编程配置器件 1. 将SOF文件转化为JTAG间接配置文件。 5.2 引脚设置与硬件验证 5.2.4 JTAG间接模式编程配置器件 1. 将SOF文件转化为JTAG间接配置文件。 5.2 引脚设置与硬件验证 5.2.4 JTAG间接模式编程配置器件 1. 将SOF文件转化为JTAG间接配置文件。 5.2 引脚设置与硬件验证 5.2.4 JTAG间接模式编程配置

5、器件 2. 下载JTAG间接配置文件。 5.2.5 USB-Blaster编程配置器件使用方法 5.2 引脚设置与硬件验证 5.2.6 其他的锁定引脚方法 5.2 引脚设置与硬件验证 5.2.6 其他的锁定引脚方法 5.2 引脚设置与硬件验证 5.2.6 其他的锁定引脚方法 5.3 嵌入式逻辑分析仪使用方法 1打开SignalTap II编辑窗口 5.3 嵌入式逻辑分析仪使用方法 2调入待测信号 5.3 嵌入式逻辑分析仪使用方法 3SignalTap II参数设置 5.3 嵌入式逻辑分析仪使用方法 4文件存盘 5.3 嵌入式逻辑分析仪使用方法 5编译下载 5.3 嵌入式逻辑分析仪使用方法 6启

6、动SignalTap II进行采样与分析 5.3 嵌入式逻辑分析仪使用方法 6启动SignalTap II进行采样与分析 7SignalTap II的其他设置和控制方法 5.4 编辑SignalTap II的触发信号 5.4 编辑SignalTap II的触发信号 5.4 编辑SignalTap II的触发信号 5.5 原理图输入设计方法 5.5.1 层次化设计流程 1. 为本项工程设计建立文件夹 2. 建立原理图文件工程和仿真 5.5 原理图输入设计方法 5.5.1 层次化设计流程 2. 建立原理图文件工程和仿真 5.5 原理图输入设计方法 5.5.1 层次化设计流程 3. 将设计项目设置成

7、可调用的元件 5.5 原理图输入设计方法 5.5.1 层次化设计流程 4. 设计全加器顶层文件 5.5 原理图输入设计方法 5.5.1 层次化设计流程 4. 设计全加器顶层文件 5.5 原理图输入设计方法 5.5.1 层次化设计流程 4. 设计全加器顶层文件 5.5 原理图输入设计方法 5.5.1 层次化设计流程 5. 将设计项目进行时序仿真 5.5 原理图输入设计方法 5.5.2 应用宏模块的多层次原理图设计 1. 计数器设计 5.5 原理图输入设计方法 5.5.2 应用宏模块的多层次原理图设计 1. 计数器设计 5.5 原理图输入设计方法 2. 频率计主结构电路设计 5.5 原理图输入设计

8、方法 5.5.2 应用宏模块的多层次原理图设计 2. 频率计主结构电路设计 3. 时序控制电路设计 4. 顶层电路设计 5.5 原理图输入设计方法 5.5.2 应用宏模块的多层次原理图设计 4. 顶层电路设计 5.5 原理图输入设计方法 5.5.3 74系列宏模块逻辑功能真值表查询 习 题 5-1 归纳利用Quartus II进行Verilog文本输入设计的流程：从文件输入一直到 SignalTapII测试。 5-2 由图5-35和图5-36，详细说明工程CNT10的硬件工作情况。 5-3 如何为设计中的SignalTap II加入独立采样时钟？试给出完整的程序和对它的 实测结果。 5-4 参

9、考Quartus II的Help，详细说明Assignments菜单中Settings对话框的功能 。 (1) 说明其中的Timing Requirements & Qptions的功能、使用方法和检测途径。 (2) 说明其中的Compilation Process的功能和使用方法。 (3) 说明Analysis & Synthesis Setting的功能和使用方法，以及其中的Synthesis Netlist Optimization的功能和使用方法。 (4) 说明Fitter Settings中的Design Assistant和Simulator功能，举例说明它们的 使用方法。 习 题

10、 5-5 概述Assignments菜单中Assignment Editor的功能，举例说明。 5-6 用74148和与非门实现8421BCD优先编码器，用三片74139组成一个5-24译码 器。 5-7 用74283加法器和逻辑门设计实现一位8421BCD码加法器电路，输入输出均是 BCD码，CI为低位的进位信号，CO为高位的进位信号，输入为两个1位十进制数A ，输出用S表示。 5-8 用原理图输入方式设计一个7人表决电路，参加表决者7人，同意为1，不同意 为0，同意者过半则表决通过，绿指示灯亮；表决不通过则红指示灯亮。 5-9 基于原理图输入方式，用D触发器构成按循环码(000-001-0

11、11-111-101- 100-000)规律工作的六进制同步计数器。 5-10 基于原理图输入方式，应用4位全加器和74374构成4位二进制加法计数器。 如果使用74299、74373、D触发器和非门来完成上述功能，应该有怎样的电路？ 习 题 5-11 用一片74163和两片74138构成一个具有12路脉冲输出的数据分配器。要求 在原理图上标明第1路到第12路输出的位置。若改用一片74195代替以上的74163 ，试完成同样的设计。 5-12 用同步时序电路对串行二进制输入进行奇偶校验，每检测5位输入，输出一 个结果。当5位输入中1的数目为奇数时，在最后一位的时刻输出1。 5-13 用7490

12、设计模为872的计数器，且输出的个位、十位、百位都应符合8421码 权重。 实验与设计 5-1 设计含异步清零和同步加载与时钟使能的计数器 (1) 实验目的：熟悉Quartus II的Verilog文本设计流程全过程，学习计数器的设计 、仿真和硬件测试。掌握原理图与文本混合设计方法。 (2) 实验原理：参考4.3.2节。实验程序为例4-21，设计流程参考本章。 (3) 实验内容1：根据5.1节在Quartus II上对例4-21进行编辑、编译、综合、适配 、仿真。说明例中各语句的作用。给出其所有信号的时序仿真波形，根据波形详细 描述此设计的功能特点，包括RST、EN、LOAD、DATA，CLK

13、等信号等异步和 同步特性。查阅编译后的计数器的时序特点，从时序仿真图和编译报告中了解计数 时钟输入至计数数据输出的延时情况，包括设定不同优化约束后的改善情况；以及 当选择不同FPGA目标器件后的延时差距及毛刺情况，给出分析报告。 实验与设计 (4) 实验内容2：用不同方式锁定锁定以及硬件下载测试。引脚锁定后进行编译、 下载和硬件测试实验。将实验过程和实验结果写进实验报告。硬件实验中，注意测 试所有控制信号和显示信号，包括RST、EN、LOAD、DATA等的同步、异步特性 ，进位信号等。时钟CLK换不同输入：手动有抖动或无抖动键输入，1Hz或4Hz时 钟脉冲输入，这需要辅助实验板才能获得。辅助实

14、验板的具体用法参考附录1.2。 第8章将介绍如何硬件去抖动。 (5) 实验内容3：使用SignalTap II对此计数器进行实时测试，流程与要求参考本章 ，给出报告。 (6) 实验内容4：从设计中去除SignalTap II，要求全程编译后，将生成的SOF文件 转变成用于配置器件EPCS16/EPCS4的压缩的间接配置文件*.jic，并使用USB- Blaster对实验板上的EPCS16/4进行编程，最后进行验证。编程和全程编译前， 按图5.7所示，设定所有控制和参数。 (7) 实验内容5：为此项设计加入一个可用于SignalTap II采样的独立的时钟输入端 CLK0。计数时钟可以低一点，而

15、采样时钟可高一些，如选择clock0=2MHz，而计 数时钟CLK可分别选择256Hz、16384Hz、6MHz，并进行实时测试（对于5E+系 统，这些时钟要来自图F1-2的实验板）。 实验与设计 (8) 实验内容6：建立一个原理图工程，将例4-21文件变成图5-57所示的CNT10元 件。然后按照此图的连接方式完成设计。对此电路进行仿真，并说明此电路的功能 特点。如何利用此电路设计一个不同模的计数器，或可预置的分频器? 最后在开发 板上硬件实现，验证分频情况。 实验与设计 (9) 实验报告：将实验原理、设计过程、编译仿真波形和分析结果、硬件测试结果 写进实验报告。 对于5E+系统的演示，下载/KX_7C5EE+/EXPERIMENTs/EXP3_CNT10B/CNT10 即可。此示例定义：（1）4位计数器显示数码是LEDA；（2）进位显示是发光管 D1；（3）时钟CLK控制：键K8（注意这8个键都未消抖动，按键后可能出现多个 计数，消抖动技术于第8章介绍）；（4）使能控制EN：键K7（按住此键，即禁止 计数，此键也被定义为逻