《eda技术与应用讲义 第3章 原理图输入设计方法 quartus ii版本》由会员分享，可在线阅读，更多相关《eda技术与应用讲义 第3章 原理图输入设计方法 quartus ii版本（58页珍藏版）》请在金锄头文库上搜索。
1、第3章 原理图输入设计方法 Quartus II 版操作 课程讲义 合肥工业大学 彭良清 上一章 下一章 本章内容 v何时使用 原理图设计输入 v常用文件介绍 v设计步骤 v元件库 和 Altera 宏的使用 v如何将VHDL代码文件生成 图形 符号 何时使用 原理图设计输入 ？ v符合 传统的 电路设计 习惯 v一般只是在 “top-level”(顶层)文件中使用？ Quartus II常用文件介绍 文件扩展名称用 途MAX+PLUS II 中的名称 .vhdVHDL代码源文件.vhd .bdf图形输入源文件.gdf .qsf器件 引脚 与编译配置指 配文件 .qsf .pofCPLD,EE
2、PROM 器件 编程文件 .pof .sofFPGA器件的SRAM 文件 配置 .sof 一般步骤 v电路的模块划分 v设计输入 v器件和引脚指配 v编译与排错 v功能仿真和时序仿真 v编程与配置，设计代码的芯片运行 电路的模块划分 v人工 根据电路功能 进行 模块划分 v合理的模块划分 关系到 电路的性能 实现的难易程度 v根据模块划分和系统功能 确定： PLD芯片型号 模块划分后，就可以进行 具体设计 了 设计输入 一般EDA软件允许3种设计输入： HDL语言 电路图 波形输入 图形设计输入的过程 + + 图形设计:图元 图形设计:端口 如何编写一个新的图形文件？ vFILE-NEW出现以
3、下对话窗，选择如下： 如何调入元件？ vEdit-Insert Symbol 出现下面窗口 将 自己编写的 符号调入 从 标准库中 调入 将符号之间连线 调入I/O端口元件符号 2类 标准库 vMegafunctions/LPM 宏模块 功能复杂、参数可设置的模块 vPrimitives 基本图元 简单的、功能固定的逻辑元件，不可 调整参数 如何将VHDL设计编程Symbol vVHDL文件编译后，自动生成同名的符号文件 v符号文件的扩展名称（*.bsf） v调入过程如下： 何为 ？ 器件和引脚指配 v器件指配 F为设计输入 选择合适的PLD器件型号 v何谓引脚指配 F将设计代码（图形）中的端
4、口（PORT） 和 PLD芯片的引脚 （PIN） 对应起来的. v指配文件 FMAX+PLUS II： “ *.acf ” FQuartus II： “ *.qsf ” 器件和引脚指配的方法 方法有2种 v在软件的菜单界 面中指配 v修改指配文件（ 是文本文件） 菜单界面中 指 配 修改指配文件 vCHIP io_2d_lock vBEGIN v|iVD :INPUT_PIN = 7; v|iHD :INPUT_PIN = 8; v|iDENA :INPUT_PIN = 6; v|iCLK : INPUT_PIN = 211; v|oCLK : OUTPUT_PIN = 237; v|oVD
5、:OUTPUT_PIN = 234; v|oHD : OUTPUT_PIN = 233; v|oDENA :OUTPUT_PIN = 235; v. vDEVICE = EPF10K30AQC240-2; vEND; v. 编译与排错 编译过程有2种，作用分别为： 语法编译：只是综合并输出网表 F编译设计文件，综合产生门级代码 F编译器只运行到综合这步就停止了 F编译器只产生估算的延时数值 完全的编译：包括编译，网表输出，综合，配置器件 F编译器除了完成以上的步骤，还要将设计配置到ALTERA的器件 中去 F编译器根据器件特性产生真正的延时时间和给器件的配置文件 功能仿真和时序仿真 v仿真的概
6、念： 在设计代码下载到芯片前，在EDA软件中对设计的输 出进行波形仿真。 v常用的2种仿真模式 v功能仿真 对设计的逻辑功能进行仿真 v时序仿真 对设计的逻辑功能和信号的时间延时进行仿真。 v仿真前还要做的工作 输入信号的建立 Quartus II软件中 关于仿真的原文 2种 仿真文件 v矢量波形文件： v a Vector Waveform File (.vwf) v文本矢量文件 v a text-based Vector File (.vec), 编程与配置 最后， 如果仿真 也正确 的话， 那我们就可以 将设计代码 配置或者编程 到 芯片 中了 v编程的文件类型 对于CPLD或者EPC2
7、，ECS1等配置芯片，编程文件扩展名为： “ *.POF “ v配置的文件类型 对于FPGA芯片，配置文件扩展名为：“ *.SOF “ 硬件设计和软件设计的时间协 调 v软件模块划分，器件的初步信号确定（主要 是根据需要的I/O引脚的数量） v软件设计，硬件外围电路设计和器件选择 v软件仿真 v仿真完成后，器件信号的重新审核，进行硬 件电路图设计 v综合调试 v完成 设计的几个问题 v如何组织多个设计文件的系统？，项目的概 念。 v时钟系统如何设计？ v电路的设计功耗 v高速信号的软件和硬件设计 The end. 以下内容 为 正文的引用， 可不阅读。 常用EDA工具软件 vEDA软件方面，大
8、体可以分为两类： PLD器件厂商提供的EDA工具。较著名的如： vAltera公司的 Max+plus II和Quartus II、 vXilinx公司的Foundation Series、 vLatice-Vantis公司的ispEXERT System。 第三方专业软件公司提供的EDA工具。常用的有： vSynopsys公司的FPGA Compiler II、 vExemplar Logic公司的LeonardoSpectrum、 vSynplicity公司的Synplify。 v第三方工具软件是对CPLD/FPGA生产厂家开发软件的补 充和优化，如通常认为Max+plus II和Quar
9、tus II对 VHDL/Verilog HDL逻辑综合能力不强，如果采用专用的 HDL工具进行逻辑综合，会有效地提高综合质量。 ALTERA 公司的EDA合作伙伴 硬件描述语言：起源 v是电子电路的文本描述。 v最早的发明者：美国国防部，VHDL,1983 v大浪淘沙，为大者二： VHDL 和 Verilog HDL v其他的小兄弟： ABEL、AHDL、System Verilog、System C。 一个D触发器的VHDL代码例子 v- VHDL code position: p83_ex4_11_DFF1 v- v- LIBARY IEEE; v- USE IEEE.STD_LOGIC
10、_1164.ALL; vENTITY DFF1 IS vPORT (CLK:INBIT; vD:INBIT; vQ:OUTBIT v); vEND ENTITY DFF1; vARCHITECTURE bhv OF DFF1 IS vBEGIN vPROCESS(CLK) vBEGIN vIF CLKEVENT AND (CLK=1) AND ( CLKLAST_VALUE = 0) THEN v- 严格的CLK信号上升沿定义 vQ Compiler Netlist Extractor （编译器网表提取器） vThe Compiler module that converts each des
11、ign file in a project (or each cell of an EDIF Input File) into a separate binary CNF. The filename(s) of the CNF(s) are based on the project name. Example vThe Compiler Netlist Extractor also creates a single HIF that documents the hierarchical connections between design files. vThis module contain
12、s a built-in EDIF Netlist Reader, Verilog Netlist Reader, VHDL Netlist Reader, and converters that translate ADFs and SMFs for use with MAX+PLUS II. vDuring netlist extraction, this module checks each design file for problems such as duplicate node names, missing inputs and outputs, and outputs that
13、 are tied together. v返回 Database Builder(数据库构建器 ): vThe Compiler module that builds a single, fully flattened project database that integrates all the design files in a project hierarchy. vThe Database Builder uses the HIF to link the CNFs that describe the project. Based on the HIF data, the Databa
14、se Builder copies each CNF into the project database. Each CNF is inserted into the database as many times as it is used within the original hierarchical project. The database thus preserves the electrical connectivity of the project. vThe Compiler uses this database for the remainder of project pro
15、cessing. Each subsequent Compiler module updates the database until it contains the fully optimized project. In the beginning, the database contains only the original netlists; at the end, it contains a fully minimized, fitted project, which the Assembler uses to create one or more files for device programming. vAs it creates the database, the Database Builder examines the logical completeness and consistency of the project, and checks for boundary conne
