数电PPT第五章 触发器.

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1、第五章第五章 触发触发 器器 内容介绍内容介绍 本章介绍构成时序逻辑电路的最基本部件双稳 态触发器，重点介绍各触发器的结构、工作原理、动 作特点，以及触发器从功能上的分类及相互间的转换 。 首先从组成各类触发器的基本部分SR锁存器入 手，介绍触发器的结构、逻辑功能、动作特点，在基 础上介绍JK触发器、D触发器、T触发器等，给出触 发器的描述方程。 本章重点是各触发器的功能表、逻辑符号、触发 电平、状态方程的描述等。 本章的本章的 内容内容 5.1 概述 5.2 SR锁存器 5.3 电平触发的触发器 5.4 脉冲触发的触发器 5.5 边沿触发的触发器 5.6 触发器的逻辑功能及其描述方法 *5.

2、7 触发器的动态特性 5.1 概述 能够存储1位二值信号的基本单元电路。 b.根据不同的输入信号可以置1或0. 3. 3. 分类：分类： 2. 2.触发器的特点触发器的特点： 1. 1.触发器触发器： a.具有两个能自行保持的稳定状态，用来表示逻辑状 态的0和1,或二进制数的0和1 ; 按触发方式：电平触发器、脉冲触发器和边沿触发器 按逻辑功能方式按逻辑功能方式：SR锁存器、JK触发器、D触发器、 T触发器、T触发器 按结构：按结构：基本SR锁存器、同步SR触发器、主从触发器 、维持阻塞触发器、边沿触发器等 根据存储数据的原理：根据存储数据的原理：静态触发器和动态触发器，静 态触发器是靠电路的

3、自锁来存储数据的，动态触发器 是靠电容存储电荷来存储数据的。 本章讲静态触发器，按照触发方式先介绍基本SR 锁存器，再介绍电平触发的触发器、脉冲触发的触发 器和边沿触发的触发器。 5.2 5.2 SRSR 锁存器锁存器 SR锁存器（又叫基本RS触发器）是各种触发器构 成的基本部件，也是最简单的一种触发器。它的输入 信号直接作用在触发器，无需触发信号 一一 、电路结构与工作原理、电路结构与工作原理 1.由或非门构成： 图4.2.1 其电路及图形符 号如图4.2.1所示。 工工 作作 原原 理理 a . a . R R D D 0 0，S S D D 1 1 Q0SD1 RD0 Q0 Q1 b .

4、 b . R R D D 1 1，S S D D 0 0 Q0RD1 SD0 Q = 0 Q 1 锁存器的1态 锁存器的0态 复位端或置0输入端 图4.2.1 置位端或置1输入端 Q*0 SD0 Q =0 Q * 1 若Q0 图4.2.1 Q-原态，Q*-新态 Q*1 RD0 Q* =0 Q * 0 若Q1 Q*Q 保持原态 c . c . R R D D 0 0，S S D D 0 0 图图4.2.14.2.1 QQ = 0，为禁态 ，也称为不定态，即 RD和SD同时去掉高 电平加低电平，输出 状态不定，故输入端 应该遵循RDSD0 0 0 0 0 其特性表如表5.2.1所示 d . RD1

5、，SD1 2.由与非门构成：其电路及图形符号如图4.2.2所 示。 图5.2.2 由与非门构成的SR锁存器的电路及符号 功能表如表功能表如表5.2.25.2.2所示所示 二、动二、动 作特点作特点 在任何时刻，输入都能直接改变输出的状态。 例5.2.1 已知 由与非门构 成的SR锁存 器输入端的 波形，试画 出输出端Q 和Q 的波形 解：波形如 图5.2.3所示 图5.2.3 5.3 5.3 电平触发的触电平触发的触 发器发器 在数字系统中，常常要求某些触发器在同一时刻动作，这就 要求有一个同步信号来控制，这个控制信号叫做时钟信号（ Clock），简称时钟，用CLK表示。这种受时钟控制的触发器

6、统 称为时钟触发器。 一、电路结构与工作原理一、电路结构与工作原理 图5.3.1所示为电平触发SR触发器（同步SR触发 器）的基本电路结构及图形符号。 图5.3.1 基本SR锁存器 输入控制门输入控制门 只有在CLK1时， SR才能起作用 二、二、 工作工作 原理原理1. 1. CLKCLK0 0 此时门G3和G4被封锁，输 出为高电平。 0 对于由G1和G2构成的SR 锁存器，触发器保持原态 ，即Q * = Q 1 1 2. 2. CLKCLK1 1 此时门G3和G4开启， 触发器输出由S 和R决定 。 a. a. S S=0 , =0 , R R=0=0 1 0 0 1 1 Q * = Q

7、 b. b. S S=0 , =0 , R R=1=1 0 1 1 1 0 1 0 Q * = 0 c. c. S S=1 , =1 , R R=0=0 1 1 0 1 0 1 0 Q * = 1 d. d. S S=1 , =1 , R R=1=1 1 1 1 0 0 1 1 Q * = Q *= 1(禁态） 其功能如表 5.3.1所示 00XX0 11XX0 1 1 0 0 1 1 0 0 1101 1*111 1*011 0111 0011 1101 1001 0001 表表5.3.15.3.1 图5.3.2 当CLK0情况下， S D 0， R D1，Q1； S D1 ， R D0，Q

8、0。不用设置初态时， S D R D1 小圆圈表示低 电平有效 无小圆圈表示高 电平控制 在某些应用场合，有时需要在时钟CLK到来之前，先将 触发器预置成制定状态，故实际的同步SR触发器设置 了异步置位端S D和异步复位端R D，其电路及图形符 号如图5.3.2所示 三、三、 电平触发方式的动电平触发方式的动 作特点：作特点： 在CLK1期间，S和R的信号都能通过引导门G3和 G4门，从而引起SR锁存器的变化，从而使得触发器置 成相应的状态； 在CLK1的全部时间里S和R的变化都将引起触发器 输出端状态的变化。 这种在CLK由“0”到 “1”整个正脉冲期间 触发器动作的控制方 式称为电平触发方

9、式 例5.3.1 对于同步SR触发器，电路、时钟及输 入端波形如图5.3.3所示，若Q 0 ，试画出Q 和 Q 的波形 。 解：输出波形如图5.3.3所示 图5.3.3 图5.3.4 解：其输出波形如图 5.3.5所示 例5.3.2电路如图5.3.4所示，已知S、R、R D和CLK的 波形,且S D=1,试画出Q和Q 的波形。 由此例题可以看出，这种同步RS触发器在CLK 1期间，输出状态随输入信号S、R的变化而多次翻转 ，即存在空翻现象，降低电路的抗干扰能力。而且实 际应用中要求触发器在每个CLK信号作用期间状态只 能改变一次。另外S和R的取值受到约束，即不能同时 为1. 为了适应单端输入

10、信号的需要，有时将S通 过反相器接到R上，如 图5.3.5所示，这就构成 了电平触发的D触发器 图5.3.5 D触发器的真值表如表5.3.2 所示 此电路称为D锁存器，其图 形符号如图5.3.6所示，其特 点是在CLK的有效电平期间 输出状态始终跟随输入状态 变化，即输出与输入状态相 同。 图5.3.5 表5.3.2 5.4 5.4 脉冲触发的触发器脉冲触发的触发器 为了避免空翻现象，提高触发器工作的可靠性，希 望在每个CLK期间输出端的状态只改变一次，则在电 平触发的触发器的基础上设计出脉冲触发的触发器。 一一 、电路结构与工作原理、电路结构与工作原理 脉冲触发的SR触发器是由两个同样的电平

11、触发SR 触发器组成 1.脉冲触发的SR触发器（主从SR触发器）（Master Slave SR FlipFlop）： 图5.4.1 图5.4.2 典型电路结构形式如图5.4.1所示 。 由G5G8构成主触发器，由G1 G4构成从触发器，它们通过时钟 连在一起，CLK从CLK ，其图 形符号如图5.4.2所示 工作原理工作原理: : 图5.4.1 在CLK1时，主触发器按S、R变化，而从触发器保 持状态不变； 在CLK由1 0（下降沿），主触发器保持，从触发 器随主触发器的状态翻转，故在CLK的一个周期内， 触发器的输出状态之可能改变一次 主从SR触 发器的特性表 如表5.4.1所示 ，和电平

12、触发 的SR触发器 相同，只是 CLK作用的 时间不同 图5.4.2 表表5.4.15.4.1 表示延 迟输出 例5.4.1 图5.4.3为主 从型SR触发器输入 信号波形，试画出输 出端Q 和Q 的波形 ，设初态为“0”。 图5.4.2 解：其输出波形如图5.4.4 所示 注：注：主从RS触发器克服了同步RS触发器在CP 1期间多次翻转的问题，但在CLK1期间， 主触发器的输出仍会随输入的变化而变化，且 仍存在不定态，输入信号仍遵守SR0. 2 主从JK触发器： 为了使主从SR触发器在SR1时也有确定的状态 ，则将输出端 Q 和 Q 反馈到输入端，这种触发器称为 JK触发器（简称JK触发器）

13、。实际上这对反馈线通常 在制造集成电路时内部已接好。 图5.4.5 为主从JK触发器电路及其图 形符号 电路电路 图图5.4.55.4.5 工作原理：工作原理： J JK K0 0 0 0 主触发器保持原态 ，则触发器（从触 发器）也保持原态 。即 Q*Q J J0 0 ，K K1 1 0 1 若Q0， Q1 S主0 R主0 主触发器保持原 态Q*主= Q主 = 0 在CLK的 ，从触发器也保持状态不变，即 Q*= Q = 0 若Q1， Q0 S主0 R主1 在CLK1时，主触 发器翻转为“0”，即 Q*主= 0 在CLK的 ，从触发器由“1”翻 转为“0”，即Q*= 0 , Q* = 1 Q

14、 Q* * = = 0 0 J J 1 1，K K 0 0 1 0 若Q0， Q1 S主1 R主0 在CLK1时， Q*主= 1，Q主* = 0 在CLK的 ，从触发器由“0 ”翻转为“1”，即 Q*= 1 若Q1， Q0 S主0 R主0 Q*主= Q*主1 在CLK的 ，即Q*= 1 , Q* = 0Q*= 1 J J1 1 ，K K 1 1 1 1 若Q0， Q1 S主1，R主0 在CLK1时，主 触发器翻转为“1” 即 Q*主= 1 在CLK的 ，从触发器由“0 ”翻转为“1”，即 Q*= 1 若Q1， Q0 S主0 R主1 在CLK1时，主触 发器翻转为“0”，即 Q*主= 0 在CL

15、K的 ，即Q*= 0, Q* = 1Q*= Q 其功能表如表5.4.2所示 表5.4.2 注：在有些集成触发器中，输 入端J和K不止一个，这些输 入端是与的关系。如图5.4.6为 其逻辑符号图。 二、脉冲触发方式的动作特点 1.分两步动作：第一步在CLK1时，主触发器受输入 信号控制，从触发器保持原态；第二步在CLK到达后 ，从触发器按主触发器状态翻转，故触发器输出状态 只能改变一次； 2.主从JK触发器在CLK1期间，主触发器只可能翻转 一次，因为收到反馈回来的输出端的影响，故在CLK 1期间若输入发生变化时，要找出CLK 来到前的Q 状态，决定Q* 一次翻转问题：一次翻转问题： 例5.4.2 如图5.4.7所示的主从JK触发器电路中， 已知CLK、J、K的波形如图5.2.8所示，试画出 输出端Q和 的波形。 解：输出波形如图 5.4.8a所示 图5.4.7 例5.4.3 已知主从 JK触发器的输入及 时钟波形如图5.4.9 所示，试画出输出 端Q和Q波形 解：其输出波形如图5.4