《微机原理与接口技术 南京信息工程大学第5章-存储器技术解析》由会员分享，可在线阅读，更多相关《微机原理与接口技术 南京信息工程大学第5章-存储器技术解析（97页珍藏版）》请在金锄头文库上搜索。
1、NUIST 第5章 存储器技术 主要内容 存储器概述存储器概述 随机读写存储器随机读写存储器 CPUCPU与存储器的连接与存储器的连接 现代微机的存储体系现代微机的存储体系 存储器概述 存储器用来存放程序和数据。表征了计算机的“ 记忆”功能。 指标：容量、速度和价格/位 寄存器 Cache 主存储器(RAM和ROM) 外存储器(软盘、磁盘、光盘) 存储器的层次结构 存取速度 快 慢 存储容量 小 大 内存 外存 5.1.1 存储器的分类 存储器 外部存储器 内部存储器 软盘 硬盘 磁带 光盘 闪存盘 RAM ROM SRAM(静态RAM) DRAM(动态RAM) 掩模ROM PROM EPRO
2、M E2PROM Flash PROM cache 计算机主存 固定程序，微程序 控制存储器用户自编程序，用 于工业控制机或电 器中 用户编写并可修改 程序或者测试程序 IC卡上存储 信息 固态磁盘，IC卡 课堂练习 D 基本的输入输出系统BIOS，存储在以下何种存储介质中 。 A. 系统RAM中B. 硬盘中 C. DOS系统中D. 系统ROM中 C 断电后，计算机中 中的数据将全部丢失。 A. 硬盘B. ROM和RAM C. RAMD. ROM 课堂练习 D EPROM是指 。 A. 只读存储器B. 可编程的只读存储器 C. 可电改写的只读存储器D. 可编程可擦除的只读存储器 5.1.2 存
3、储器性能指标 存储容量 (1) 存储单元数 位数表示。如“1K 4b” (2) 字节数表示。如“128B”，常用单位KB，MB，GB，TB等 2MN; M是芯片的地址线根数 N是芯片的数据线根数 10根地址线 4根数据线 5.1.2 存储器性能指标 存取时间 启动一次存储器操作到完成该操作所需的时间。 集成度 一个存储芯片内能集成多少个基本存储电路。位/片 功耗 可靠性 性价比 存储1个二进制位 5.1.3 存储器系统结构 存储体 (矩阵) 地 址 锁 存 地 址 译 码 数 据 缓 冲 读写控制 AB DB CB 由基本存储单元组成，一 个存储单元放一个二进制 1 0 10101010 N
4、10101010 10101010 M 5.1.3 存储器系统结构 存储体 矩阵 地 址 锁 存 地 址 译 码 数 据 缓 冲 读写控制 AB DB CB 存储芯片若要存放MN位 二进制信息，需要MN个 基本存储单元。 1010101 0 10101010 1010101010101010 读 对CPU送来的n位地址信息 进行译码，从而选中片内 某一存储单元。 控制对选中的存储单元 进行读写操作 5.1.3 存储器系统结构 地 址 译 码 器 m条 地址线 存储器 0 1 2m1 I/O0I/O1 I/ON-1 2mN存储体结构 1010101010101010 10101010101010
5、10 5.1.3 存储器系统结构 单译码 只用一个译码电路 对所有地址信息进行译 码，译码输出的选择线 直接选中对应单元 适合小容量存储器 地 址 译 码 器 A7A0 存储器 0 1 255 I/O0I/O1I/O3 数据缓冲 I/O2 控制 电路 CS WR RD 00000001 10101010 0 0 5.1.3 存储器系统结构 双译码 N位地址线分成两部 分，送X和Y译码器进行 译码，产生一组行选择线 X和一组列选择线Y。 某一单元的X线和Y 线同时有效时，相应单元 被选中。 X 译 码 A9A5 X0 X1 X31 I/O 控制 电路 CS WR RD A4A0 Y译码 Y0Y3
6、1 3232 存储 矩阵 1K 1 数 据 缓 冲 一根X线选中同一行 的所有单元，一根Y线选 中同一列的所有单元。 00000 031 31 0 00000 大容量存储器中，通 常采用双译码结构。 主要内容 存储器概述存储器概述 随机读写存储器随机读写存储器 CPUCPU与存储器的连接与存储器的连接 现代微机的存储体系现代微机的存储体系 随机读写存储器 静态RAM1 动态RAM2 根据基本存储单元的类型不同，RAM可分为 利用多个晶体管组成的电路来保存一位二进制信息，只要 不掉电，这个信息就可以稳定的保存。 5.2.1 静态RAM 基本存储单元 由两个增强型的NMOS反相器交叉耦合而成的触发
7、器， 由6个MOS管构成。 AB Vcc T1T2 T3T4 原理示意图 控制管 负载管 该电路有两个相对稳定的状态 (1)T1管导通，A=0，T2管截止， B=1 (2)T1管截止，A=1，T2管导通， B=0 5.2.1 静态RAM AB Vcc T1T2 T3T4 原理示意图 T1管导通，A=0，T2管截止，B=1 1 0 用两个相对稳定状态分别表示逻辑1和逻辑0 逻辑0 I/O 5.2.1 静态RAM A “1” B “0” Vcc T1T2 T3T4 六 管 基 本 存 储 电 路 T5 T6 X地址译码线 Y地址 译码线 T7T8 行选通管 列选通管 D0 D0 X译码输出线为高电
8、平, I/O 若Y译码输出也是高 电平 则T7、T8管也导通。 D0、/D0与输入输出 电路的I/O和/I/O线相 通。 T5、T6导通， A、B分别与D0，/D0相连 “1” “0” 5.2.1 静态RAM 工作过程 读操作：见上一页 写操作： I/O AB Vcc T1T2 T3T4 六 管 基 本 存 储 电 路 T5 T6 X地址译码线 Y地址 译码线 T7T8 D0 D0 I/O “1” “0” 0 1 5.2.1 静态RAM 静态RAM 芯片 2114 (1K 4 位) 6116 (2K 8 位) 6264 (8K 8位) 62128 (16K8位) 62256 (32K8位) 存
9、储单元 个数 每个单元 数据位数 10根地址线 4根数据线 2114 RAM 1 2 3 4 5 6 7 8 9 18 17 16 15 14 13 12 11 10 A6 A5 A4 A3 A0 A1 A2 CS GND VCC A7 A8 A9 I/O1 I/O2 I/O3 I/O4 WE 5.2.1 静态RAM D 恢复时间 C B A 片选有效后 读取时间 下一周期 地址有效后 读取时间 读周期 读信号WE 地址 片选CS 数据输出 2114 读操作时序 将欲读取存储单元 的地址加载到存储 器地址输入端 加入有效的 片选信号 在WE上加高电平， 延时后，所选单元内 容出现在I/O端 片
10、选信号无效，I/O 呈高阻状态，本次读 出结束 5.2.1 静态RAM 写脉冲宽度 数据有效 时间 恢复 时间 地址建立 时间 CB D A 下一周期 写周期 写信号WE 地址 片选CS 数据输入 2114 写操作时序 5.2.1 静态RAM 静态RAM 芯片 2114 (1K 4位) 6116 (2K 8位) 6264 (8K 8位) 62128 (16K8位) 62256 (32K8位) 存储单元 个数 每个单元 数据位数 13根地址线 8根数据线 6264 RAM 1 2 3 4 5 6 7 8 9 10 11 12 13 14 28 27 26 25 24 23 22 21 20 19
11、 18 17 16 15 NC A12 A7 A6 A5 A4 A3 A2 A1 A0 D0 D1 D2 GND VCC WE CS2 A8 A9 A11 OE A10 CS1 D7 D6 D5 D4 D3 随机读写存储器 静态RAM1 动态RAM2 根据基本存储单元的类型不同，RAM可分为 利用单个晶体管来存放一位二进制信息。 5.2.2 动态RAM 单管动态RAM基本存储单元 行选择线X 位线 读出再生 放大器 列选择线Y T1 T2 C 电容C上有电荷存储”1” 电容C上无电荷存储”0” 数据I/O线 读操作读出“0” 0 0 5.2.2 动态RAM 单管动态RAM基本存储单元 行选择线
12、X 位线 读出再生 放大器 列选择线Y T1 T2 C 电容C上有电荷存储”1” 电容C上无电荷存储”0” 数据I/O线 读操作读出“0” 写操作写入“1” ”1” ”1” 5.2.2 动态RAM 动态RAM的结构 行列地址线复用 5.2.2 动态RAM A9A5 A4A0 数据线 Y0 行时钟 数据线 T 读出放大 CC 读出放大 CC T T T 行 地 址 译 码 列 时 钟 发 生 器 数据缓冲 读写控制 列地址译码 列地址锁存 行 时 钟 发 生 器 Y31 X0 X31 列时钟 行 地 址 锁 存 D 地址 多路 开关 RAM 控 制 逻 辑 W CAS RAS A9A0 RAM芯
13、 片结构 5.2.2 动态RAM A9A5 00000 数据线 Y0 行时钟 数据线 T 读出放大 CC 读出放大 CC T T T 行 地 址 译 码 列 时 钟 发 生 器 数据缓冲 读写控制 列地址译码 列地址锁存 行 时 钟 发 生 器 Y31 X0 X31 列时钟 行 地 址 锁 存 D 地址 多路 开关 RAM 控 制 逻 辑 W CAS RAS A9A0 (00000 10000) 来自地址总线的A0A9加到地址多路开关的输入端 RAM控制逻辑发出控制信号控制多路开关输出A5A9 到RAM的5位地址引脚。 5.2.2 动态RAM A9A5 00000 数据线 Y0 行时钟 数据线
14、 T 读出放大 CC 读出放大 CC T T T 行 地 址 译 码 列 时 钟 发 生 器 数据缓冲 读写控制 列地址译码 列地址锁存 行 时 钟 发 生 器 Y31 X0 X31 列时钟 行 地 址 锁 存 D 地址 多路 开关 RAM 控 制 逻 辑 W CAS RAS A9A0 (00000 10000) 地址稳定后，RAM控制逻辑产生的行地址选通信号加到RAS引脚 使片内行时钟发生器产生行锁存时钟，把A5A9锁存到片内行 地址锁存器 随即送到行地址译码器，译码后选中第1行 5.2.2 动态RAM A4A0 10000 数据线 Y0 行时钟 数据线 T 读出放大 CC 读出放大 CC
15、T T T 行 地 址 译 码 列 时 钟 发 生 器 数据缓冲 读写控制 列地址译码 列地址锁存 行 时 钟 发 生 器 Y31 X0 X31 列时钟 行 地 址 锁 存 D 地址 多路 开关 RAM 控 制 逻 辑 W CAS RAS A9A0 (00000 10000) 5.2.2 动态RAM 动态RAM的刷新 行选择线X 位线 读出再生 放大器 列选择线Y T1 T2 C 数据I/O线 DRAM存储单元是依靠电容充 放电原理来保存信息的。 电容上的电荷会随时间而泄露, 以致信息丢失。因此必须及时向保 存“1”的那些存储单元补充电荷。 这一过程称为DRAM的刷新。 即对存储器进行一次读取、放 大和再写入。由读出放大器完成。 5.2.2 动态RAM 动态RAM的刷新 刷新请求 CLK 地址多 路开关 刷新 定时 刷新地 址计数 控制 逻辑 刷新周期 刷新 地址 地址总线 刷新时 高阻态 DRAM CLK1 按行进行， 只要在刷新时限 2ms中对DRAM系 统进行逐行选中 ，就可实现全面 刷新。 RAS 2164 SAM 1 2 3 4 5 6 7 8 16 15 14 13 12 11 10 9 N/C DIN WE RAS
