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1、基于FPGA的等精度频率计的设计与实现第一章 课题研究概述1.1课题研究的目的和意义在电子技术中，频率是最基本的参数之一，并且与许多电参量的测量方案、测量结果都有十分密切的关系，因此，频率的测量就显得更为重要。测量频率的方法有多种,其中电子计数器测量频率具有精度高、使用方便、测量迅速，以及便于实现测量过程自动化等优点，是频率测量的重要手段之一。目前常用的测频方案有三种：矚慫润厲钐瘗睞枥庑赖。方案一：完全按定义式进行测量。被测信号x经放大整形形成时标X，晶振经分频形成时基TR。用时基TR开闸门，累计时标X的个数，则有公式可得x=1/X=N/TR。此方案为传统的测频方案，其测量精度将随被测信号频率
2、的下降而降低。 方案二：对被信号的周期进行测量，再利用（频率周期）可得频率。测周期时，晶振R经分频形成时标X，被测信号经放在整形形成时基T控制闸门。闸门输出的计数脉冲XTR，则TX=NX。但当被测信号的周期较短时，会使精度大大下降。 方案三：等精度测频，按定义式进行测量，但闸门时间随被测信号的频率变化而变化。如图所示，被测信号x经放大整形形成时标X，将时标X经编程处理后形成时基TR。用时基TR开闸门，累计时标X的个数，则有公式可得x=1/X=N/TR。此方案闸门时间随被测信号的频率变化而变化，其测量精度将不会随着被测信号频率的下降而降。本次实验设计中采用的是第三种测频方案。聞創沟燴鐺險爱氇谴净
3、。等精度频率计是数字电路中的一个典型应用，其总体设计方案有两种：方案一：采用数字逻辑电路制作，用IC拼凑焊接实现。其特点是直接用现成的IC组合而成，简单方便，但由于使用的器件较多，连线复杂，体积大，功耗大，焊点和线路较多将使成品稳定度与精确度大打折扣，而且会产生比较大的延时，造成测量误差、可靠性差。 方案二：采用可编程逻辑器件（CPLD）制作。随着现场可编程门阵列FPGA的广泛应用，以EDA工具作为开发手段，运用VHDL等硬件描述语言语言，将使整个系统大大简化，提高了系统的整体性能和可靠性。，利用EDA软件编程，下载烧制实现。将所有器件集成在一块芯片上，体积大大减小的同时还提高了稳定性，并且可
4、应用EDA软件仿真，调试，每个设计人员可以充分利用软件代码，提高开发效率，缩短研发周期，降低研发成本。易于进行功能扩展，可以利用频率计的核心技术，改造成其它产品。实现方法灵活，调试方便，修改容易。残骛楼諍锩瀨濟溆塹籟。总体方案比较:比较以上两种方案，易见采用后者更优。因为采用FPGA现场可编程门阵列为控制核心，通过硬件描述语言VHDL编程，在MAX+PLUSII仿真平台上编译、仿真、调试 ，并下载到FPGA芯片上，通过严格的测试后，能够较准确地测量方波、正弦波、三角波、矩齿波等各种常用的信号的频率，而且还能对其他多种物理量进行测量。酽锕极額閉镇桧猪訣锥。 现场可编程门阵列FPGA(Field
5、Programmable GateArray)属于ASIC产品，通过软件编程对目标器件的结构和工作方式进行重构，能随时对设计进行调整，具有集成度高、结构灵活、开发周期短、快速可靠性高等特点，数字设计在其中快速发展。彈贸摄尔霁毙攬砖卤庑。1.2 基于FPGA的等精度频率计的发展现状在信息技术高度发展的今天，电子系统数字化已成为有目共睹的趋势。从传统的应用中小规模芯片构成系统到广泛地应用单片机，直至今天FPGA/CPLD在系统设计中的应用，电子技术已迈入一个全新的阶段。传统的硬件设计采用自下而上（bottom_up）的设计方法。这种设计方法在系统的设计后期进行仿真和调试，一旦考虑不周，系统设计存在
6、较大缺陷，就有可能重新设计系统，使设计周期大大增加。电子设计自动化EDA（Electronic Design Automation）技术是现代电子工程领域的一门新技术，是一种以计算机为基本工作平台,利用计算机图形学拓扑逻辑学、计算数学以致人工智能学等多种计算机应用科学的最新成果而开发出来的一整套软件工具。它主要采用并行工程和自顶向下的设计方法,从系统设计入手,在顶层的功能方框图一级进行仿真、纠错,并用VHDL、VerilogHDL等硬件描述语言对高层次的系统行为进行描述,在系统一级进行验证,最后再用逻辑综合优化工具生成具体的门级逻辑电路的网表,其对应的物理实现级可以是印刷电路板或专用集成电路A
7、SIC。 VHDL即超高速集成电路硬件描述语言,主要用于数字系统的结构、功能和接口。謀荞抟箧飆鐸怼类蒋薔。等精度频率计是数字电路中的典型应用，在现代电子领域中是不可缺少的电子测量仪器。传统的等精度频率计是由中大规模集成电路构成，但这类频率计会产生比较大的延时，测量范围较小，精度不高，可靠性差且电路复杂。随着集成电路技术的发展，可以将整个系统集成到一个块上，实现所谓的片上系统（SOC）。片上系统的实现将大大减小系统的体积，降低系统的成本，提高系统的处理速度和可靠性。厦礴恳蹒骈時盡继價骚。 第二章 FPGA及MAX+plusII2.1 FPGA的简介：目前以硬件描述语言（Verilog 或 VHD
8、L）所完成的电路设计，可以经过简单的综合与布局，快速的烧录至 FPGA 上进行测试，是现代 IC 设计验证的技术主流。这些可编辑元件可以被用来实现一些基本的逻辑门电路（比如AND、OR、XOR、NOT）或者更复杂一些的组合功能比如解码器或数学方程式。在大多数的FPGA里面，这些可编辑的元件里也包含记忆元件例如触发器（Flipflop）或者其他更加完整的记忆块。 茕桢广鳓鯡选块网羈泪。系统设计师可以根据需要通过可编辑的连接把FPGA内部的逻辑块连接起来，就好像一个电路试验板被放在了一个芯片里。一个出厂后的成品FPGA的逻辑块和连接可以按照设计者而改变，所以FPGA可以完成所需要的逻辑功能。 鹅娅
9、尽損鹌惨歷茏鴛賴。FPGA一般来说比ASIC（专用集成芯片）的速度要慢，无法完成复杂的设计，而且消耗更多的电能。但是他们也有很多的优点比如可以快速成品，可以被修改来改正程序中的错误和更便宜的造价。厂商也可能会提供便宜的但是编辑能力差的FPGA。因为这些芯片有比较差的可编辑能力，所以这些设计的开发是在普通的FPGA上完成的，然后将设计转移到一个类似于ASIC的芯片上。另外一种方法是用CPLD（复杂可编程逻辑器件备）。 籟丛妈羥为贍偾蛏练淨。早在1980年代中期，FPGA已经在PLD设备中扎根。CPLD和FPGA包括了一些相对大数量的可以编辑逻辑单元。CPLD逻辑门的密度在几千到几万个逻辑单元之间
10、，而FPGA通常是在几万到几百万。 預頌圣鉉儐歲龈讶骅籴。CPLD和FPGA的主要区别是他们的系统结构。CPLD是一个有点限制性的结构。这个结构由一个或者多个可编辑的结果之和的逻辑组列和一些相对少量的锁定的寄存器。这样的结果是缺乏编辑灵活性，但是却有可以预计的延迟时间和逻辑单元对连接单元高比率的优点。而FPGA却是有很多的连接单元，这样虽然让它可以更加灵活的编辑，但是结构却复杂的多。 渗釤呛俨匀谔鱉调硯錦。CPLD和FPGA另外一个区别是大多数的FPGA含有高层次的内置模块（比如加法器和乘法器）和内置的记忆体。一个因此有关的重要区别是很多新的FPGA支持完全的或者部分的系统内重新配置。允许他们
11、的设计随着系统升级或者动态重新配置而改变。一些FPGA可以让设备的一部分重新编辑而其他部分继续正常运行。 铙誅卧泻噦圣骋贶頂廡。2.1.1 FPGA工作原理FPGA采用了逻辑单元阵列LCA（Logic Cell Array）这样一个概念，内部包括可配置逻辑模块CLB（Configurable Logic Block）、输出输入模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。FPGA的基本特点主要有： 擁締凤袜备訊顎轮烂蔷。1）采用FPGA设计ASIC电路，用户不需要投片生产，就能得到合用的芯片。 2）FPGA可做其它全定制或半定制ASIC电路的
12、中试样片。 3）FPGA内部有丰富的触发器和IO引脚。 4）FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一。 5) FPGA采用高速CHMOS工艺，功耗低，可以与CMOS、TTL电平兼容。 可以说，FPGA芯片是小批量系统提高系统集成度、可靠性的最佳选择之一。 FPGA是由存放在片内RAM中的程序来设置其工作状态的，因此，工作时需要对片内的RAM进行编程。用户可以根据不同的配置模式，采用不同的编程方式。 贓熱俣阃歲匱阊邺镓騷。加电时，FPGA芯片将EPROM中数据读入片内编程RAM中，配置完成后，FPGA进入工作状态。掉电后，FPGA恢复成白片，内部逻辑关系消失，因此，
13、FPGA能够反复使用。FPGA的编程无须专用的FPGA编程器，只须用通用的EPROM、PROM编程器即可。当需要修改FPGA功能时，只需换一片EPROM即可。这样，同一片FPGA，不同的编程数据，可以产生不同的电路功能。因此，FPGA的使用非常灵活。 坛摶乡囂忏蒌鍥铃氈淚。2.1.2 FPGA配置模式FPGA有多种配置模式：并行主模式为一片FPGA加一片EPROM的方式；主从模式可以支持一片PROM编程多片FPGA；串行模式可以采用串行PROM编程FPGA；外设模式可以将FPGA作为微处理器的外设，由微处理器对其编程。蜡變黲癟報伥铉锚鈰赘。如何实现快速的时序收敛、降低功耗和成本、优化时钟管理并
14、降低FPGA与PCB并行设计的复杂性等问题，一直是采用FPGA的系统设计工程师需要考虑的关键问题。如今，随着FPGA向更高密度、更大容量、更低功耗和集成更多IP的方向发展，系统设计工程师在从这些优异性能获益的同时，不得不面对由于FPGA前所未有的性能和能力水平而带来的新的设计挑战 買鲷鴯譖昙膚遙闫撷凄。2.1.3. 基于HDL的FPGA设计流程(1)设计流程图（1）设计定义（2）HDL实现逻辑仿真器（3）功能仿真逻辑综合器（4）逻辑综合逻辑仿真器（5）前仿真FPGA厂家工具（6）布局布线（7）后仿真（8）静态时序分析逻辑仿真器（9）在系统测试说明：1、逻辑仿真器主要指modelsim，Veri
15、log-XL等。2、逻辑综合器主要指LeonardoSpectrum、Synplify、FPGA Express/FPGA Compiler等。綾镝鯛駕櫬鹕踪韦辚糴。3、FPGA厂家工具指的是如Altera的Max+PlusII、QuartusII，Xilinx的Foundation、Alliance、ISE4.1等。驅踬髏彦浃绥譎饴憂锦。(2)关键步骤的实现（a） 功能仿真RTL代码调用模块的行为仿真模型测试程序（test bench）测试数据逻辑仿真器说明：“调用模块的行为仿真模型”指的是RTL代码中引用的由厂家提供的宏模块/IP，如Altera 提供的LPM库中的乘法器、存储器等部件的行为模型。猫虿驢绘燈鮒诛髅貺庑。(b)逻辑综合设置综合目标和约束条件调用模块的黑盒子接口RTL代码逻辑综合器HDL网表（netlist）EDIF网表（netlist）说明：“调用模块的黑盒子接口”的导入，是由于RTL代码调用了一
