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1、江苏科技大学 硕士学位论文 复杂数字电路板的可测性研究 姓名：罗涛 申请学位级别：硕士 专业：信号与信息处理 指导教师：林明 2011-06-07 摘 要 I 摘 要 在集成电路高速发展的今天，许多传统形式的测试技术受到越来越多的挑战。就 测试技术本身而言，其作用和地位不再是集成电路生产的末端环节，而是作为一种前 端环节对整个系统的设计都有着至关重要的作用，这就要求工程师在电路板设计之初 就必须考虑后期的测试问题，即可测性设计（DFT） 。 本文着眼于集成电路测试的现状和发展趋势，结合生产实际，对可测性设计进行 研究。首先通过 SOPE 算法量化了电路的可控制性和可观测性，总结归纳出用于专用
2、可测性设计的若干方法， 提高了电路的可测性。 其次， 结合伪随机测试原理及 March C 算法完成了基于 FPGA 的随机逻辑和嵌入式存储器的内建自测试电路设计和仿真，并 采用特征分析法实现对测试响应信号的压缩和分析。随后对系统化可测性设计的另一 重要手段边界扫描技术的测试原理进行阐述，重点分析其硬件结构及描述语言，并通 过 VHDL 语言完成了边界扫描结构的软核设计及仿真。 最后， 根据边界扫描测试原理， 结合公司实际项目， 利用 CASLAN 语言完成了边界扫描法对复杂数字电路板完备性测 试、互连测试、存储器测试及簇测试等项目的编程和二次开发，实现了板级测试覆盖 率的最大化。 关键词 可
3、测性设计；内建自测试；边界扫描；FPGA；VHDL 江苏科技大学工学硕士学位论文 II Abstract With the rapid development of integrated circuit, many traditional test techniques are meeting more and more challenges. In terms of test technique, whose function and status are not as the end link of integrated circuit produces, but as the front
4、 end link plays the critical role in the whole system design, thus it requires engineers to consider the later test circumstance, which is named design for test (DFT). This paper focuses on the current situation and development trend of integrated circuit testing, and studies the design for testabil
5、ity through actual production. Firstly, SOPE algorithm was used to quantify the controallability and observability of the circuit, summarising several design methods specifically for testability. Secondly, design and simulation of FPGA-based random logic and embedded memory BIST circuit were complet
6、ed based on pseudo random testing theory and March C algorithm, and characteristic analysis was used to realize the compression and analysis of testing response signal. Next, principle of boundary scan test as another important means of systematic design for testability was described, whose focus wa
7、s the hardware structure and description language. The soft core design and simulation of boundary scan structure was achieved by using VHDL. Finally, combined with actual project of company and boundary scan test principle, the use of completed method of the completeness of program and secondary de
8、velopment of complex digital circuits test, such as infrastructure test, interconnection test, memory test and cluster test projects using boundary scan method were implemented by CASLAN language. The experiment maximizes the board level test coverage. Keywords DFT；BIST；Boundary Scan；FPGA；VHDL 江苏科技大
9、学学位论文原创性声明 江苏科技大学学位论文原创性声明 本人郑重声明：所呈交的学位论文，是本人在导师的指导下，独立进 行研究工作所取得的成果。除文中已经注明引用的内容外，本论文不包含 任何其他个人或集体已经发表或撰写过的作品成果。 对本文的研究做出重 要贡献的个人和集体，均已在文中以明确方式标明。本人完全意识到本声 明的法律结果由本人承担。 学位论文作者签名： 年 月 日 江苏科技大学学位论文版权使用授权书 江苏科技大学学位论文版权使用授权书 本学位论文作者完全了解学校有关保留、使用学位论文的规定，同意 学校保留并向国家有关部门或机构送交论文的复印件和电子版， 允许论文 被查阅和借阅。 本人授权
10、江苏科技大学可以将本学位论文的全部或部分内 容编入有关数据库进行检索，可以采用影印、缩印或扫描等复制手段保存 和汇编本学位论文。 本学位论文属于： (1)保密，在 年解密后适用本授权书。 (2)不保密。 学位论文作者签名： 指导教师签名： 年 月 日 年 月 日 第 1 章 绪 论 1 第 1 章 绪 论 1.1 研究背景 测试一个系统就是做一个实验，在实验过程中运行该系统并分析它的响应结果， 以判定该系统是否正确地运转。若检测到不正确的行为，测试实验的另一个目标可能 就是诊断（diagnose）或定位导致不正确行为的原因。 在科学技术高度发展的今天，测试工作将处于各种现代电子设备设计和制造的
11、首 位，并成为生产率、制造能力及实用性水平的重要标志。随着集成电路设计与加工技 术的飞速发展，芯片封装技术不断朝着高度集成化、高性能化、多引线和细间距化方 向发展。表面贴装器件（SMD） 、多芯片组件（MCM） 、多层印制板（MPCB）等技术 在电路系统中的应用使得元器件安装密度不断提高。所有这些变化带来的是系统集成 度的提高，物理尺寸的减小，同时可供测试的结点间距也越来越小，有的甚至完全成 为隐性的不可达结点，因此如何对这些电路系统进行测试成为一大难题12。 以往在电路的逻辑设计完成后，通常是以手工的方式来加入可测性设计。激烈的 市场竞争要求更短的设计开发周期，这样的可测性设计方法已成为严重
12、的设计瓶颈。 随着设计进入了以综合为基础的阶段，将测试与综合结合起来，以自动化的方式来实 现可测性设计已成为必然的趋势。 这里的测试并不仅仅指用专门的测试仪器对产品进行测量，而是指对设计和制造 的电路进行测试分析、开发和施加的一系列过程，包括电路建模、测试图形生成、测 试施加和测试响应分析的整个过程。如图 1.1 所示 建模 测试图 形生成 测试 施加 被测 电路 比较 理想 结果 图 1.1 测试过程图 Fig.1.1 Test procedure diagram 实践的经验和经济的开销使超大规模集成电路（VLSI）设计者们明白了这样一个 道理：想要对一个不具有可测性结构和可测性基础的电路系
13、统进行测试无论在经济和 精力上都需要巨大的投入，其结果却往往是无功而返。正是在这样一个环境背景下， 对集成电路板进行可测性研究被越来越多的工程人员加以重视，并逐渐形成了一种理 念，即在电路系统的设计之初就要考虑到该系统的可测性问题，并通过各种软硬件手 江苏科技大学工学硕士学位论文 2 段提高和加强电路板的可测性，从而使得测试贯穿到整个电路系统的生产过程中。这 就是所谓的 DFT（Design For Testability） ，也就是常说的可测性设计。 严格来说， DFT 译作易测性设计应该更符合其含义， 因为不采取 DFT 措施并不代 表芯片就不可测试，只是相比之下，采用 DFT 措施后，芯
14、片更容易被测试罢了。因此， 可测性并不是指产品的可测或不可测，而是一个表征产品测试工作难易程度的概念3。 DFT 好的产品设计， 可以简化生产过程中产品检验、 检测的准备工作， 提高测试效率、 减少测试费用，并且容易发现产品的缺陷和故障，进而保证产品质量的稳定性和可靠 性。DFT 设计不好的产品不仅要增加测试的时间和费用，甚至会由于难以测试而无法 保证产品的质量和可靠性。所以对产品的可测性设计，是电子产品设计必须考虑的重 要内容之一。 测试中另一个重要的问题就是测试评估（test evaluation） ，它指的是确定测试的效 果或质量。通常在故障模型的基础上进行测试评估，用检测到的故障数目与
15、假定的故 障域内总的故障数目之比来衡量测试的质量，这个比率称为故障覆盖率（fault coverage） 。测试评估通过一个称为故障模拟（fault simulation）的测试实验来实施，这 个实验计算故障电路对被评估测试的响应。 当产生的响应与期望的无故障电路不同时， 就检测到了故障。 1.2 可测性技术综述 1.2.1 可测性技术的理论基础 可测试目前还没有确切的定义，Bennetts 于 1984 年给出的定义是：一个数字 IC， 如果对其测试图形的生成、施加和分析是在预定的成本和时间内达到预定的效果，则 称这个 IC 是可测试的。这个定义有些含糊，不同的设计者会有不同的解释，例如关键
16、 词“成本” ，也许 IC 制造厂家为了减少测试成本就会减少这方面的可靠性开支4。 可测性设计于 20 世纪 70 年代中期才形成，最先是扫描路径的提出，INTEL 在 80286 设计中就采用此技术。其核心思想是在设计一开始就考虑测试设计，设计阶段 解决棘手的测试问题。一般可分为两种方法，一种是专用技术（specific technique） ， 它采用传统的方法对电路某些部分进行迭代设计，以提高可测性。例如，增加电路测 试点、简化测试图形等。另一种方法是系统化技术（systematic technique） ，就是从设 计的一开始就建立测试结构，每个子电路都具有嵌入式测试的特征，例如内部扫描、 内建自测试（Built-in Self Test） 、边界扫描（
