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1、西安电子科技大学 博士学位论文 高性能sigma-delta ADC的设计与研究 姓名：李迪 申请学位级别：博士 专业：微电子学与固体电子学 指导教师：杨银堂 20100401 摘 要 i 摘摘 要要 高性能的模数转换器是当今微电子模拟领域研究的热点之一。基于过采样技 术和 sigma-delta 调制机制的模数转换器(Analog to Digital Converter，ADC)广泛使 用在数字音频、综合业务数字网(Integrated Services Digital Network，ISDN)、数字 电话等系统中。这种高精度的模数转换器，通过采用过采样技术，增加调制器系 统的信噪比，提
2、高其实现的精度；通过使用 sigma-delta 噪声整形技术，降低了信 号带内的量化噪声功率。 sigma-delta ADC 由模拟调制器和数字抽取滤波器组成， 而模拟调制器的噪声 整形性能决定了整个转换器系统的精度。 本文首先对 sigma-delta ADC 的系统设计 进行了深入的研究，采用 MATLAB 软件进行系统建模和仿真，并由此总结了一 套完整的系统设计方法。根据过采样率、精度和动态性能的要求，得出调制器所 需的阶数以及前馈因子、反馈因子和积分器增益因子等参数。然后再通过 MATLAB 系统仿真， 预测出实际调制器可以达到的性能。 在模拟调制器的设计中， 各种非理想因素会极大
3、地影响模拟调制器的性能。因此，对各种非理想因素进行 系统的、量化的分析是必要的。本文对各种非理想因素，如运放有限直流增益、 有限带宽和摆率、输出摆幅限制、开关非线性，时钟抖动、采样电容 kT/C 噪声等 都进行了量化分析，从而为随后的电路设计提供了设计依据。sigma-delta ADC 的 结构主要分为单环(Single-Loop)结构和级联结构(Multi-stAge-noise-SHaping， MASH)两种，这两种结构具有各自的优缺点。针对这两种结构，本文分别设计了 一个高阶单环一位结构的 sigma-delta ADC 和一个级联多位(MASH24b-24b)结构的 sigma-d
4、elta ADC。 在各种过采样 sigma-delta 调制器的类型中，在较高信噪比(SNR)，较好谐波 失真性能要求的应用中，高阶单环结构的调制器结构得到了许多设计者的青睐。 尽管多位量化器的使用可以消除由于积分器过载所引起的系统不稳定现象，但是 一位量化器是固有线性的， 因此， 在线性度要求较高的情况下得到了广泛的使用。 本文中设计了一款 4 阶单环 1 位的调制器以及其后的降采样数字抽取滤波器 (Decimation filter or Decimator)，整个芯片采用 TSMC 0.18m CMOS 工艺实现， 芯片面积 1mm2mm，功耗为 56mW。 调制器采用 1.8V 全差
5、分电路结构，在过 采样率 64,时钟频率 81.92MHz, 带宽 640kHz 内，实测精度达到了 15.31 位，动态 范围 93.9dB。降采样数字滤波器的通带波纹小于 0.01dB，阻带衰减 80dB，过渡 带为 640kHz740kHz。 数字抽取滤波器采用全数字 CMOS 电路实现， 因此面积和 功耗成为其设计的难点所在。而数字抽取滤波器采用多级结构实现，能够显著的 ii 高性能 sigma-delta ADC 的设计与研究 减少数字电路的运算量和所需的存储单元，分解后的多级滤波器的运算量和存储 量要远小于未分解的单个滤波器。经过数字滤波器后的信号采样频率为奈奎斯特 频率，为随后的
6、数字信号处理降低了运算量。由于芯片中既有模拟电路，又有数 字电路， 为了防止数字电路的噪声影响模拟电路的性能， 版图的设计也至关重要。 然而，单环结构的 sigma-delta ADC 难以做到高速的性能。因此，未来的 sigma-delta ADC 将面临同时具备高速、高精度和低功耗性能的挑战。有鉴于此， 本文对于宽带级联结构，提出了一个应用于无线本地局域网(Wireless Local Area Networks, WLAN)的改进型低失真 sigma-delta ADC。 采用前馈 MASH 24b-24b 多位 级联结构，在第二级加入反馈因子，并且每级都使用四位的量化器以减少量化噪 声
7、，从而得到较好的系统性能。由于所采用的四位 DAC(Digital-to-Analog-Conve- rter)具有非线性的缺点，需要使用数字校正技术对其进行优化。目前，较为流行 的数字校正技术为动态元件匹配(Dynamic Elements Match, DEM)技术，而其中以 数据权重平均(Data Weighted Averaging, DWA)技术最为简单和实用。整个调制器 采用 0.18m CMOS 工艺设计，工作电压 1.8V。测试结果表明：对于6dBFS 1.25MHz的输入信号， 采样频率160MHz时， 调制器的信噪失真比(Signal- to-Noise- and-Dist
8、ortion-Ratio，SNDR)峰值为 80.9dB，无杂波动态范围(Spur-Free-Dynamic- Range, SFDR)为 87dB，有效位数(Effect-Number-of-bit，ENOB)为 13.15 位。 关键词：模数转换器 sigma-delta 调制器 信噪比 开关电容 动态元件匹 配 数字抽取滤波器 Abstract iii Abstract The research of high performance, low power analog-to-digital converters (ADC) is one of the most popular disc
9、ussion points in microelectronic analog design domain. By adopting oversampling technique, noise shaping and digital filtering, sigma-delta ADC has been widely used in digital audio, ISDN (Integrated Services Digital Network) and digital telephone systems. The sigma-delta modulation mechanism could
10、decrease the quantization noise in the bandwidth and the oversampling mechanism could increase the SNR (Signal-to-Noise-Rate) and therefore increase the resolution of the converters. Consisted with analog modulator and digital decimation filter, the sigma-delta ADC has a resolution which is determin
11、ed by the performance of the noise shaping. This paper makes a deep analysis on the systematic design of the whole ADC by using MATLAB and summarizes a complete design method. According to the sampling rate, resolution and the dynamic characteristics, the feed-forward factors, feedback factors and t
12、he gain factors of the integrators can be established. Then, the performance of the modulator can be predicted by using MATLAB. The non-idealities of the analog circuits could dramatically decrease the performance of the modulator. It is necessary therefore, to make a systematic and quantized analys
13、is of these non-idealities. The non-idealities include finite dc gain of the operation amplifier, finite unit gain bandwidth, finite slew rate, saturation, non-linearity of sampling switch, jittering, kT/C noise and so on. There are mainly two types architecure belong to sigma-delta ADC: Single-loop
14、 and MASH (Multi-stAge-noise-SHaping), and they have their own advantages and disadvantages. Therefore, a high-order single-loop multi-bit sigma-delta modulator and a MASH24b-24b have been designed in this paper. Generally speaking, the high-order single-loop sigma-delta modulator is popular in many
15、 applications such as systems which require high SNR ADC, simple analog circuits design and nice distortion performance. Although, multi-bit quantizer can ensure the stability of the modulator since the quantization noise is decreased, one-bit quantizer has the advantage of inherent linearity. When
16、the requirement of high linearity is needed, one-bit quantizer is widely used in these systems. This paper presents an oversampled high-order single-loop single-bit sigma-delta analog-to-digital iv 高性能 sigma-delta ADC 的设计与研究 converter followed by a multi-stage decimation filter. Design details and measurement results of the whole chip are presented for a TSMC 0.18m CMOS implementation to achieve an ENOB of 15.31-b performan
