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1、Nanjing University of Information Science n（2）存储器地址线A的低若干位连接各芯片的 地址线; n（3）存储器地址线A的高若干位作用于各芯片 的片选信号CS。 要点： Nanjing University of Information Science & Technology, Computer and Software Institute 3、字位扩展 n需扩展的存储器容量为M N位 , 已有芯片 的容量为L K位 (LM，KN) n用 M/L 组 芯片进行字扩展； n每组内有 N/K 个 芯片进行位扩展。 Nanjing University o
2、f Information Science & Technology, Computer and Software Institute 用1K 4b芯片组织4K 8b存储器示意图。 4K 8b 1K 4b4 28片 3字、位同时扩展 Nanjing University of Information Science & Technology, Computer and Software Institute n例1：设CPU有16根地址线，8根数据线，并用MREQ# 作访存控制信号（低电平有效），用R/W#作读/写控 制信号（高电平为读，低电平为写）。现有如下存贮 器芯片： ROM： 2K8位，
3、4K8位，8K8位 RAM（静态）： 1K4位，4K8位，8K8位 及3：8译码器和各种门电路。 n要求：主存的地址空间满足下述条件：最小8K地址为 系统程序区（ROM区），与其相邻的16K地址为用户 程序区（RAM区），最后（最大地址） 4K地址空间 为系统程序区（ROM区）。 n请画出存储芯片的片选逻辑，存储芯片的种类、片数 n画出CPU与存储器的连接图。 Nanjing University of Information Science & Technology, Computer and Software Institute 解解：首先根据题目的地址范围写出相应的二进制地址码。 8 K
4、(ROM) 16K(RAM) 36K(空) 4K(ROM) 主存地址空间分布 Nanjing University of Information Science & Technology, Computer and Software Institute 解题 n第二步：选择芯片 最小8K系统程序区8K*8位ROM，1片 16K用户程序区8K*8位SRAM， 2片； 4K系统程序工作区4K*8位ROM， 1片。 n第三步，分配CPU地址线。 CPU的低13位地址线A12A0与1片8K*8位 ROM和两片8K*8位SRAM芯片提供的地址线 相连； 将CPU的低12位地址线A11A0与1片4K*8位
5、 SRAM芯片提供的地址线相连。 n第四步，译码产生片选信号。 Nanjing University of Information Science & Technology, Computer and Software Institute CPU 3: 8 译码器 MREQ A15 | A13 A11-A0 R/W D7-D0 ENY0 Y1 Y2 Y7 C B A 8K*8 ROM 8K*8 SRAM 8K*8 SRAM 4K*8 ROM A12 A CE AA A CECECE DDDD WE WE . 1 1 Nanjing University of Information Scien
6、ce & Technology, Computer and Software Institute 1Cache的功能与基本原理 Cache的功能 3.4.2 高速缓冲存储器 nCache是指位于CPU和主存之 间的一个高速小容量的存储 器，一般由SRAM构成。 nCache功能：用于弥补CPU和 主存之间的速度差异，提高 CPU访问主存的平均速度。 n设置Cache的理论基础，是程序访问的局部性原理。 nCache的内容是主存部分内容的副本，Cache的功能均由硬件 实现，对程序员是透明的。 Nanjing University of Information Science & Technol
7、ogy, Computer and Software Institute nCPU与Cache之间的数据交 换是以字为单位，而 Cache与主存之间的数据 交换是以块为单位。一个 块由若干定长字组成的。 1Cache的功能与基本原理 Cache的基本原理 n当CPU读取主存中一个字时，便发出此字的内存地址到Cache和 主存。 n此时Cache控制逻辑依据地址判断此字当前是否在 Cache中： 若在(称为命中），此字立即传送给CPU；若不在(称为不命中 ），则用主存读周期把此字从主存读出送到CPU，与此同时， 把含有这个字的整个数据块从主存读出送到Cache中。由始终 管理Cache使用情况的
8、硬件逻辑电路来实现LRU替换算法。 Nanjing University of Information Science & Technology, Computer and Software Institute n增加Cache的目的，就是在性能上使主存的平均读 出时间尽可能接近Cache的读出时间。因此，Cache 的命中率应接近于1。由于程序访问的局部性，这 是可能的。 n在一个程序执行期间，设Nc表示Cache完成存取的 总次数，Nm表示主存完成存取的总次数，h定义为 命中率，则有 Cache的命中率 Nanjing University of Information Science &
9、 Technology, Computer and Software Institute 2.主存与Cache的地址映射 nCache的容量很小，它保存的内容只是 主存内容的一个子集，且Cache与主存 的数据交换是以块为单位。 n地址映射即是应用某种方法把主存地 址定位到Cache中。 n址映射方式有三种 ： 直接方式 全相联方式 组相联方式 Nanjing University of Information Science & Technology, Computer and Software Institute 这是一种多对一的映射关系，一个主存块 只能拷贝到Cache的一个特定行位置上
10、去。 若主存的第j块一定映射到Cache的第i行， Cache的行号i和主存的块号j有如下函数关系 ： i=j mod m （m为Cache中的总行数） 直接映射方式的示意图演示 （1）直接映射方式 Nanjing University of Information Science & Technology, Computer and Software Institute 直接映射方式 优点是硬件简单，成本低。 缺点是每个主存块只有一个固定的 行位置可存放，容易产生冲突。因此 适合大容量Cache采用。 Nanjing University of Information Science & T
11、echnology, Computer and Software Institute （2）全相联映射方式 主存中一个块的地址与块的内容一 起存于Cache的行中，其中块地址存于 Cache行的标记部分中。 这种方法可使主存的一个块直 接拷贝到Cache中的任意一行上， 非常灵活。 它的主要缺点是比较器电路 难于设计和实现,因此只适合于小 容量Cache采用。 全相联映射的示意图演示： Nanjing University of Information Science & Technology, Computer and Software Institute （3）组相联映射方式 n这种方式是
12、前两种方式的折衷方案。它将把 Cache存储器分为若干个组，每组包含若干个 页面。组间采用直接映像，而组内的页面则采 用全相联映像。 n组相联映射方式中的每组行数v一般取值较小 ，这种规模的v路比较器容易设计和实现。而 块在组中的排放又有一定的灵活性，冲突减少 。 n组相联映射的示意图演示 Nanjing University of Information Science & Technology, Computer and Software Institute Nanjing University of Information Science & Technology, Computer a
13、nd Software Institute 3.替换策略 nCache工作原理要求它尽量保存最新数据，必然 要产生替换。 n对直接映射的Cache来说，只要把此特定位置上 的原主存块换出Cache即可。 n对全相联和组相联Cache来说， 就要从允许存 放新主存块的若干特定行中选取一行换出。 n常用替换策略 先进先出（FIFO）策略 最近最少使用（LRU）策略 Nanjing University of Information Science & Technology, Computer and Software Institute n FIFO 算法选择最早装入Cache的页面作 为被替换的
14、页 。 n占用空间表的每一页都与一个“装入顺序 数”相联系，每当一个页送入Cache 或从 Cache重取走，都将更新“装入顺序数”。 n通过检查这些数，决定最先进入的页。 先进先出（FIFO） 这种算法优点是容易实现，缺点是经常使用的页 ，如一个包含程序循环的页，也可能由于它是最 早的页而被替换掉。 Nanjing University of Information Science & Technology, Computer and Software Institute n LRU算法将近期内长久未被访问过的行 换出。 n每行也设置一个计数器，Cache每命中一 次，命中行计数器清零，其它
15、各行计数 器增1。 n当需要替换时，将计数值最大的行换出 。 最近最少使用(LRU)算法 这种算法保护了刚拷贝到Cache中的新数据行，有 较高的命中率。 Nanjing University of Information Science & Technology, Computer and Software Institute 3.4.3 多体交叉存储器 n出发点：能够实现同时从存储器取出n条指令 n特点：通过改进主存的组织方式，在不改变 存储器存取周期的情况下，提高存储器的带 宽。 n结构特点：多体交叉存储器由M个的存储体（ 或称存储模块）组成，每个存储体有相同的 容量和存取速度，又有各自
16、独立的地址寄存 器、地址译码器、读写电路和驱动电路。 Nanjing University of Information Science & Technology, Computer and Software Institute n4体交叉存储器结构框图演示： n每个模块各自以等同的方式与 CPU传送信息。CPU同时访问四 个模块，由存储器控制部件控 制它们分时使用数据总线进行 信息传递。这是一种并行存储 器结构。 多体交叉存储器的基本结构 Nanjing University of Information Science & Technology, Computer and Software Institute n编址方法：交叉编址，即任何两个相邻 地址的物理单元不属于同一个
