课题四组装与测试时序逻辑电路.

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1、课题四课题四 组装与测试时序逻辑电路组装与测试时序逻辑电路 所谓时序逻辑电路，是指电路状态与时间参数相关联。 在时序逻辑电路中，任意时刻的输出信号不仅取决于当时的 输入信号，而且还取决于电路原来的逻辑状态，这一点正是 时序逻辑电路和组合逻辑电路的根本区别。 时序逻辑电路结构框图 课题四课题四 组装与测试时序逻辑电路组装与测试时序逻辑电路 任务一 分析和测试给定的时序逻辑电路 任务二 组装与测试集成二进制加法计数器 任务三 组装与测试集成二进制加/减可逆计数器 任务四 组装与测试集成十进制加/减可逆计数器 任务五 组装与测试任意进制计数器 任务六 组装与测试多级任意进制计数器 任务七 组装与测试

2、集成二五十进制计数器 任务八 组装与测试数据寄存器 *任务九 仿真测试时序逻辑电路 课题四课题四 组装与测试时序逻辑电路组装与测试时序逻辑电路 任务一 分析和测试给定的时序逻辑电路 对给定的时序逻辑电路进行分析，得到电路的逻辑功能 ，即确定在输入信号和时钟脉冲信号共同作用下输出状态的 变化规律，称为时序逻辑电路的分析。 时序逻辑电路按触发方式可以分为“同步”和“异步”两大 类。 任务引入 课题四课题四 组装与测试时序逻辑电路组装与测试时序逻辑电路 分析时序逻辑电路可按以下步骤进行。 时序逻辑电路分析步骤框图 相关知识 【例4-1】 分析电路的逻辑功能，设初始状态为Q1Q0 = 00。 例4-1

3、时序逻辑电路 课题四课题四 组装与测试时序逻辑电路组装与测试时序逻辑电路 课题四课题四 组装与测试时序逻辑电路组装与测试时序逻辑电路 例4-1状态转换表 可以看出，在第4个CP脉冲下降沿作用下，整个时序逻辑电 路的状态又回到初始状态，其有效循环状态为 00011100通常将一次循环所包含的状态总数称为 时序逻辑电路的“模”，所以该时序逻辑电路的模为4。 （3） 状态转换表 课题四课题四 组装与测试时序逻辑电路组装与测试时序逻辑电路 （4）状态转换图和时序图 例4-1状态转换图 例4-1时序图 课题四课题四 组装与测试时序逻辑电路组装与测试时序逻辑电路 （5）电路逻辑功能 1）电路由两个T触发器

4、构成异步逻辑电路，每输入一 个计数脉冲，最低位触发器翻转一次。 2）当低位触发器由1变为0时，输出一个进位信号加到 相邻高位触发器的计数输入端，使高位触发器翻转，所以是 加法电路。 课题四课题四 组装与测试时序逻辑电路组装与测试时序逻辑电路 n位二进制计数器可以计2的n次方个数。例如，图4-3所 示的电路又可称为四进制加法计数器。若3个T触发器同样 连接，则为八进制加法计数器；若4个T触发器同样连接， 则为十六进制加法计数器。 综上所述，如图4-3所示电路是一个异步2位模4二进制加 法计数器。 课题四课题四 组装与测试时序逻辑电路组装与测试时序逻辑电路 【例4-2】 分析图4-6所示时序电路的

5、逻辑功能，设初 始状态是Q1Q0 = 00。 例4-2时序逻辑电路 课题四课题四 组装与测试时序逻辑电路组装与测试时序逻辑电路 课题四课题四 组装与测试时序逻辑电路组装与测试时序逻辑电路 （3） 状态转换表 由于初始状态Q1Q0 = 00，所以电路当前输出Y = 1。当 第1个CP脉冲下降沿时刻，F0触发器的状态由0变为1，其输 出端 由1变为0。该信号作为时钟脉冲信号，送入F1触发 器，所以F1的状态由0变为1。因此，当第1个CP脉冲下降沿 到来时，触发器的状态为11，同时输出端Y = 0。 当第2个CP脉冲下降沿时刻，F0触发器的状态由1变为 0，其输出端由0变为1，从而使F1触发器的状态

6、不发生变化 ，触发器的状态为10。 课题四课题四 组装与测试时序逻辑电路组装与测试时序逻辑电路 （4）状态转换图和时序图 例4-2状态转换图 例4-2时序图 课题四课题四 组装与测试时序逻辑电路组装与测试时序逻辑电路 （5）电路逻辑功能 图4-6所示电路是一个异步2位模4二进制减法计数器，Y 是借位信号输出端。 课题四课题四 组装与测试时序逻辑电路组装与测试时序逻辑电路 一、2位加法计数器逻辑功能测试 2位加法计数器测试接线电路 任务实施 课题四课题四 组装与测试时序逻辑电路组装与测试时序逻辑电路 操作步骤 （1）关闭直流稳压电源开关，将74LS112、74LS08插 入面包板。 （2）将+5

7、V电压接到IC的管脚UCC，将电源负极接到IC 的管脚GND。 （3）用插接线将逻辑电路的输出端Q0，Q1和Y接电阻与 LED串联电路。 （4）将手动脉冲信号发生器的输出信号接电路脉冲信号 输入端C1。 （5）74LS112的输入端J，K悬空。 （6）检查无误后接通电源。 课题四课题四 组装与测试时序逻辑电路组装与测试时序逻辑电路 （7）用插接线将74LS112的直接复位端接低电平清0， 然后再接高电平。 （8）每输入一个手动脉冲信号下降沿，观察输出端Q0， Q1的状态是否加1。 （9）当输出状态Q1Q0的状态由10变化到11时，进位输 出端Y = 1；当输出状态Q1Q0 的状态由11变化到0

8、0时，进位 输出端Y = 0，产生下降沿进位信号。 课题四课题四 组装与测试时序逻辑电路组装与测试时序逻辑电路 二、2位减法计数器逻辑功能测试 2位减法计数器测试接线电路 课题四课题四 组装与测试时序逻辑电路组装与测试时序逻辑电路 操作步骤 （1）关闭直流稳压电源开关，将74LS112、74LS08插 入面包板。 （2）将+5V电压接到IC的管脚UCC，将电源负极接到IC 的管脚GND。 （3）用插接线将逻辑电路的输出端Q0，Q1和Y接电阻与 LED串联电路。 （4）将手动脉冲信号发生器的输出信号接电路脉冲信号 输入端C1。 （5）74LS112的输入端J，K悬空。 （6）检查无误后接通电源。

9、 课题四课题四 组装与测试时序逻辑电路组装与测试时序逻辑电路 （7）用插接线将74LS112的直接复位端接低电平清0， 然后再接高电平。 （8）每输入一个手动脉冲信号下降沿，观察输出端Q0， Q1的状态是否减1。 （9）当输出状态Q1Q0的状态为00时，借位输出端Y = 1 ；当输出状态Q1Q0 的状态由00变化到11时，借位输出端Y = 0，产生下降沿借位信号。 课题四课题四 组装与测试时序逻辑电路组装与测试时序逻辑电路 任务二 组装与测试集成二进制加法计数器 （1）按数字变化规律，可分为加法计数，减法计数。 （2）按计数的进制不同，可分为二进制、十进制或N进 制。 （3）按触发方式不同，可

10、分为同步计数和异步计数。 （4）按清零方式，可分为同步清零和异步清零。 （5）按置入数据方式，可分为同步置入数据和异步置入 数据。 任务引入 课题四课题四 组装与测试时序逻辑电路组装与测试时序逻辑电路 一、集成二进制计数器 二进制计数器74LS161和74LS163 a)逻辑符号 b)管脚排列 相关知识 1. 逻辑管脚 2. 74LS161的逻辑功能 集成计数器74LS161逻辑功能表 二、工作原理 74LS161时序图 4位二进制计数器一个完整的计数周期包括16个计数状态 。 74LS161状态转换图 课题四课题四 组装与测试时序逻辑电路组装与测试时序逻辑电路 操作步骤 （1）关闭直流稳压电

11、源开关，将74LS161插入面包板。 （2）将+5V电压接到IC的管脚16，将电源负极接到IC的 管脚8。 （3）将手动脉冲信号发生器连接+5V电源，脉冲信号输 出线连接CP（脚2）。 （4）用插接线将输出端Q3，Q2，Q1，Q0和进位端连接 电阻与LED串联电路。 任务实施 课题四课题四 组装与测试时序逻辑电路组装与测试时序逻辑电路 （5） ，ET，EP及数据输入端D3，D2，D1，D0悬空 。 （6）检查无误后接通电源。 （7）用插接线将异步清零端（脚1）接低电平，清零后 接高电平。 （8）手动发出CP脉冲，在每个脉冲信号的上升沿时刻 ，计数器作加1操作，输出端状态依次显示为“000011

12、11” 。 （9）观察进位信号电平的变化时刻。 课题四课题四 组装与测试时序逻辑电路组装与测试时序逻辑电路 任务三 组装与测试集成二进制 加/减可逆计数器 所谓减法计数器是指每来一个CP脉冲信号，计数器的 输出状态为减1操作。 集成二进制计数器74LS193是加/减可逆计数器，具有 加、减两个时钟脉冲输入端。 任务引入 课题四课题四 组装与测试时序逻辑电路组装与测试时序逻辑电路 一、集成二进制加减计数器 二进制加减计数器74LS193 相关知识 1. 74LS193的管脚 二进制加减可逆计数器74LS193逻辑功能表 2. 74LS193的逻辑功能 二、工作原理 1. 加法计数 如果时钟脉冲从

13、UP端输入，74LS193作加法计数。 如果时钟脉冲从DOWN端输入，74LS193作减法计数。 2. 减法计数 课题四课题四 组装与测试时序逻辑电路组装与测试时序逻辑电路 一、二进制可逆计数器74LS193加法计数功能测试 （1）关闭直流稳压电源开关，将74LS193插入面包板。 （2）将+5V电压接到IC的管脚16，将电源负极接到IC的 管脚8。 （3）将手动脉冲信号发生器连接+5V电源，脉冲信号输 出线连接UP（脚5）。 （4）用插接线将输出端Q3Q0和进位端CO（脚12）连 接电阻与LED串联电路。 任务实施 操作步骤 课题四课题四 组装与测试时序逻辑电路组装与测试时序逻辑电路 （5）

14、 、DOWN端及数据输入端D3D0悬空。 （6）检查无误后接通电源。 （7）用插接线将异步清零端CR（脚14）接高电平，清 零后接低电平。 （8）手动发出时钟脉冲，在每个脉冲信号的上升沿时刻 ，计数器作加1操作，输出端状态依次显示为“00001111” 。 （9）观察进位信号CO出现的时刻。 课题四课题四 组装与测试时序逻辑电路组装与测试时序逻辑电路 二、二进制可逆计数器74LS193减法计数功能测试 （1）关闭直流稳压电源开关，将74LS193插入面包板。 （2）将+5V电压接到IC的管脚16，将电源负极接到IC的 管脚8。 （3）将手动脉冲信号发生器连接+5V电源，脉冲信号输 出线连接DO

15、WN（脚4）。 （4）用插接线将输出端Q3Q0和进位端BO（脚13）连 接电阻与LED串联电路。 操作步骤 课题四课题四 组装与测试时序逻辑电路组装与测试时序逻辑电路 （5） ，UP端及数据输入端D3D0悬空。 （6）检查无误后接通电源。 （7）用插接线将异步清零端CR（脚14）接高电平，清 零后接低电平。 （8）手动发出时钟脉冲，在每个脉冲信号的上升沿时刻 ，计数器作减1操作，输出端状态依次显示为“1111 0000” 。 （9）观察借位信号BO出现的时刻。 课题四课题四 组装与测试时序逻辑电路组装与测试时序逻辑电路 任务四 组装与测试集成十进制加/减可逆计数器 由于人们习惯于十进制计数规则，因此许多计数器产品 是十进制计数器，通常十进制