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1、第13章 通信与信号处理设计实例 13.1 m序列发生器 13.2 Gold码 13.3 CRC校验码 13.4 FSK解调 13.5 数字过零检测与等精度频率测量 13.6 QPSK调制器的FPGA实现 13.7 FIR数字滤波器 13.8 FPGA信号处理基础及浮点计算实例 内容内容 第13章 通信与信号处理设计实例 13.1 m序列发生器 m序列的原理与性质 n级线性反馈移位寄存器模型 n为5反馈系数Ci(45)8的m序列发生器的原理图 （Quartus ） 13.1 m序列发生器 【例13.1】 n为5反馈系数Ci(45)8的m序列发生器 module m_sequence(clr,c
2、lk,m_out); input clr,clk; output reg m_out; reg4:0 shift_reg; always (posedge clk or negedge clr) begin if(clr) begin shift_reg=0; end/异步复位，低电平有效 else begin shift_reg0 = shift_reg2 shift_reg4; shift_reg1 = shift_reg0; shift_reg2 = shift_reg1; shift_reg3 = shift_reg2; shift_reg4 = shift_reg3; /上面4条语句
3、等价于shift_reg4:1=shift_reg3:0; m_out = shift_reg4; end end endmodule 【例13.2】 n为5反馈系数Ci分别为(45)8，(67)8，(75)8的m序列发生器 module m_seq5(clr,clk,sel,m_out); input clr,clk; output reg m_out; reg4:0 shift_reg; input1:0 sel; /设置端，用于选择反馈系数 always (posedge clk or negedge clr) begin if(clr) begin shift_reg=0; end/异
4、步复位，低电平有效 else begin case (sel) 2b00: begin /反馈系数Ci为(45)8 shift_reg0=shift_reg2 shift_reg4; shift_reg4:1=shift_reg3:0; end 2b01: begin /反馈系数Ci为(67)8 shift_reg0=shift_reg0 shift_reg2 shift_reg3 shift_reg4; shift_reg4:1=shift_reg3:0; end 2b10: begin /反馈系数Ci为(75)8 shift_reg0=shift_reg0 shift_reg1 shift
5、_reg2 shift_reg4; shift_reg4:1=shift_reg3:0; end default: shift_reg=5bX; endcase m_out = shift_reg4; end end endmodule 13.2 Gold码 oGold码是Gold于1967年提出的，它是用一 对优选的周期和速率均相同的m序列模2加 后得到的。 Gold码产生框图 n为5反馈系数Ci为(45)8和(57)8的Gold码序列发生器的原理图 （Quartus ） 【例13.3】 n为5反馈系数Ci分别为(45)8和(57)8的Gold码序列发生器 module gold(clr,c
6、lk,gold_out); input clr,clk; output gold_out; reg4:0 shift_reg1,shift_reg2; assign gold_out=shift_reg14 shift_reg24; /两个m序列异或 always (posedge clk or negedge clr) begin if(clr) begin shift_reg1=5b00001; shift_reg2=5b00001; end /异步复位 else begin shift_reg10=shift_reg12 shift_reg14; /反馈系数Ci为(45)8 shift_
7、reg14:1=shift_reg13:0; shift_reg20=shift_reg21 shift_reg22 shift_reg23 shift_reg24; /反馈系数Ci为(57)8 shift_reg24:1=shift_reg23:0; end end endmodule 13.3 CRC校验码 13.4 FSK解调 oFSK解调原理 o设有一个正弦信号如下： FSK解调 o在正弦波上的三个采样点的公式为： FSK解调 o对上面三个公式使用算术操作和三角变换法则， 可以得到： 在给定采样频率fs和三 个采样点s1，s2，s3的 条件下，就可以确定 输入信号的频率。 FSK解调
8、o解调设计方案及硬件实现 FSK解调 oFSK解调仿真波形 13.5 数字过零检测与等精度频率测量 o要测量正弦波的频率，先要将它整形为窄脉冲信号，以 便进行可靠的计数，本小节将介绍一种全数字化的脉冲 形成方法数字过零检测法，采用这种方法不需要外 部模拟脉冲形成电路，直接在AD采样之后利用正弦数 字波形的过零点特征形成脉冲，然后在一定的基准时间 内测量被测的脉冲个数。 o传统的直接频率测量法的测量精度随着被测信号频率变 化而变化，在使用中存在问题，而等精度频率测量使基 准时间长度为整数个被测脉冲，能在整个频率测量范围 内保持恒定的精度。数字过零检测法和等精度频率测量 结合在一起就构成了一个片上
9、频率测量系统。 数字过零检测与等精度频率测量 o数字过零检测法 n数字过零检测法首先对AD采样的数据点进行 最大值和最小值搜索，经过一段时间的搜索 找到最大值和最小值，两个值相加得到零点 值，然后用零点值与后续的数据点按时间顺 序进行比较，当发现前后两个值，前一大于 零点值，而后一个大于零点值，便产生一个 过零脉冲，其中搜索求零点值的过程是循环 不断进行的，以保证零点值的准实时刷新。 数字过零检测法和等精度频率测量 o数字过零检测法 n数字过零检测的SignalTap II 实时信号波形 数字过零检测法和等精度频率测量 o等精度频率测量 n等精度频率测量有两个计数器，一个对标准频率时钟计数，另
10、一个 对被测频率时钟计数，计数器的ctrl输入端是使能输入，用于控制 计数器计数的长度；clr输入端是同步清零输入。测量开始之前首先 clr置高电平，使所有寄存器和计数器清零。然后由外部控制器发出 频率测量使能信号，即使ctrl为高电平，而内部的门控信号ena要 到被测脉冲的上升沿才会置为高电平，同时两个计数器开始计数。 当ctrl持续一段时间之后，由外部控制器置为低电平，而此时ena 信号仍将保持下一个被测脉冲的上升沿到来时才为0，此时计数器 停止工作。这样就使得计数器的工作时间总是等于被测信号的完整 周期，这就是等精度频率测量的关键所在。比如在一次测量中，被 测信号的计数值为Nt，对基准时
11、钟的技术值为Nr，设基准时钟的频 率为Fr，则被测信号的频率为Ft = FrNtNr。最后两个计数值 传输到主控制器中计算得到被测信号的频率。 数字过零检测法和等精度频率测量 o等精度频率测量 n等精度频率测量得到的SignalTap II 实时信 号波形 数字过零检测法和等精度频率测量 o数字过零检测和等精度频率测量系统Quartus II工程顶层原理图 13.7 FIR数字滤波器 直接型结构FIR滤波器的实现方案 线性相位的FIR滤波器结构图 11阶FIR滤波器的抽头系数和幅频特性曲线 习 题 13 13.1 设计一个基于直接数字式频率合成器（DDS）结构的数字相移信 号发生器。 13.2
12、 用Verilog设计并实现一个31阶的FIR滤波器。 13.3 用Verilog设计实现一个64点的FFT运算模块。 13.4 某通信接收机的同步信号为巴克码1110010。设计一个检测器 ，其输入为串行码x，当检测到巴克码时，输出检测结果y1。 13.5 用FPGA实现步进电机的驱动和细分控制，首先实现用FPGA对 步进电机转角进行细分控制；然后实现对步进电机的匀加速和匀减速控制 。 13.6 用FPGA设计实现一个语音编码模块，对经A/D采样（采样频率 为8 kHz，每个样点8 bit量化编码）得到的64Kb/s数字语音信号进行 压缩编码，将语音速率压缩至16Kb/s，编码算法采用CVSD（ Continuously Variable Slope Delta，连续可变斜率增量）调制算 法，编写Verilog源代码，用FPGA实现该编码算法。
