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1、数字电路与逻辑设计 第四章 组合逻辑电路 西安邮电学院“校级优秀课程” 目的与要求： 第四章 组合逻辑电路 1.掌握组合逻辑电路的定义、特点。 2.掌握组合电路的分析方法和设计方法。 3.掌握常用中规模器件及其应用。 重点与难点： 组合电路的分析和设计方法。 4.1组合逻辑电路分析 4.2常用组合逻辑电路的介绍 4.3单元级组合逻辑电路的分析方法 4.4组合逻辑电路的设计 4.5组合逻辑电路中的竞争与冒险 第四章 组合逻辑电路 4.1组合逻辑电路分析 组合逻辑电路概念 输入： 逻辑关系：Fi = fi (X1、X2、Xn) i = (1、2、m) 组合电路的特点 电路由逻辑门构成，不含记忆元件
2、 输出与输入间无反馈延迟回路 输出与电路原来状态无关 输出： X1、X2、Xn F1、F2、Fm 4.1.1 组合逻辑电路概述 组合电路某一时刻的输出仅与该时刻的输入有关，而与 电路前一时刻的状态无关。 例1：试分析图所示逻辑电路的功能。 结论：电路为少数服从多数的 三变量表决电路。 解（1）逻辑表达式 （2）列真值表 A B C F 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 1 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1 真值表 （3）分析电路的逻辑功能 多数输入变量为1，输出F为1； 多数输入变量为0，输出 F为0 4.1.2 组合逻辑电路分析 4.1
3、组合逻辑电路分析 例2：电路如图所示，分析该电路的逻辑功能。 解：（1）由逻辑图逐级写出表达式 （2）化简与变换： （3）由表达式列出真值表。 （4）分析逻辑功能 ： 当A、B、C三个变量一致时，输出为 “1”，所以这个电路称为“一致电路” 。 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 A B C 1 0 0 0 0 0 0 1 L 真值表 4.1组合逻辑电路分析 4.2常用组合逻辑电路的介绍 4.2.1加法器 不考虑低位进位,将两个1位二进制数相加的逻辑运算 半加器的真值表 逻辑表达式 逻辑电路图 1 0 0 0 C 011 110 10
4、1 000 SBA 半加器的真值表 C = AB 1.半加器（Half Adder） 逻辑符号图 逻辑符号图 111 011 101 001 110 010 100 11 10 10 01 10 01 01 00000 CiSiCi-1BiAi 全加器真值表 全加器进行加数、被加数和低位来的进位信号的相加 2.全加器（Full Adder） 逻辑符号图 逻辑电路图 逻辑表达式 全加器真值表 4.2常用组合逻辑电路的介绍 两个半加器构成一个全加器 4.2常用组合逻辑电路的介绍 3.中规模4位二进制数并行加法器 1)串行进位加法器-采用四个1位全加器组成 低位的进位信号送给邻近高位作为输入信号。
5、任一位的加法运算必须在低一位的运算完成之后才能进行。 串行进位加法器运算速度不高。 4.2常用组合逻辑电路的介绍 2) 超前进位集成4位加法器74LS283 74LS283逻辑符号 74LS283引脚图 低位来的 进位 进位输出 4.2常用组合逻辑电路的介绍 74LS283逻辑图 4.2常用组合逻辑电路的介绍 3) 74LS283的扩展应用 例1 用两片74LS283构成一个8位二进制数加法器 在片内是超前进位，而片与片之间是串行进位。 4.2常用组合逻辑电路的介绍 4.2.2数值比较器 1 数值比较器的逻辑功能 输 入输 出 ABFABFABIABFA B3HLL A3 B2HLL A3 =
6、 B3A2 B1HLL A3 = B3A2 = B2A1 B0HLL A3 = B3A2 = B2A1 = B1A0 函数变量数m 当输入变量较少时,只需将数选器的高位地址 端接地及相应的数据输入端接地。 对比结果: 4.4 组合逻辑电路的设计 3. 地址输入端数n 函数变量数m n 个数据输入数，m 个最小项。 即函数的最小项数多于数据输入端数时,通过 扩展:将 选1数选器扩展成 选1数选器. 降维:将m变量的函数转换成为n变量的函数。 对比结果: 4.4 组合逻辑电路的设计 扩展法: 例3：试用最少数量的四选一选择器扩展成八选一选择器。 解：（1）用一片双四选一数据选择器，实现八个输入端
7、（2）用使能端形成高位地址，实现三位地址，控制八个输入。 4.4 组合逻辑电路的设计 例4. 用八选一选择器实现四变量函数 4.4 组合逻辑电路的设计 卡诺图的维数 卡诺图的变量数。 降维卡诺图 某些变量作为卡诺图内的值。 记图变量 作为降维卡诺图中小方格中值的变量。 降维图的作法：若记图变量为x，对于原卡诺图中， 当x = 0时，原图单元值为F； 当x =1 时，原图单元值为G， 则在新的降维图中对应的单元中填入子函数 要求熟练掌握 降维法: 4.4 组合逻辑电路的设计 AB 00 01 11 10 CD 00 01 11 10 0 11 10 0 0 1 0 0 0 0 1 0 11 AB
8、 00 01 11 10 C 0 1 0 1 D 10 0D 4 变 量 卡 诺 图 3 变 量 降 维 卡 诺 图 C C+D 0 2变量降维卡诺图 A B 0 1 1 0 降维法 ： 4.4 组合逻辑电路的设计 例5：用8选1数据选择器实现 解：作出F的卡诺图及3变量降维卡诺图： AB 00 01 11 10 CD 00 01 11 10 1 10 11 0 1 1 0 0 0 1 1 0 10 AB 00 01 11 10 C 0 1 D1 10 DD 4 变 量 卡 诺 图 3 变 量 降 维 卡 诺 图 4.4 组合逻辑电路的设计 例5的实现电路图 4.4 组合逻辑电路的设计 一个n
9、变量的完全译码器的输出包含了n变量函数的全部最 小项。当译码器的使能端有效时，每个输出（低电平有效） 对应相应的最小项的非，即 因此只要将函数的输入变量加至译码器的地址输入端，并 在输出端辅以门电路，便可以实现逻辑函数。 4.4 组合逻辑电路的设计 （二）中规模组合逻辑电路设计译码器 例6 利用3线8线译码器设计一个多输出的组合逻辑电路。 输出的逻辑函数式为： 解：写出函数的最小项之和形式 4.4 组合逻辑电路的设计 化为与非与非式 画逻辑电路 例6 译码器实现电路 4.4 组合逻辑电路的设计 例7 用译码器设计两个1位二进制数的全加功能。 解：由全加器真值表可得 由3-8译码器实现全加功能的
10、电路 如图所示 用3-8译码器组成全加器 4.4 组合逻辑电路的设计 （三）全加器的应用 8421码输入 余3码输出 1 10 0 例8 用74LS283构成8421BCD码转换为余3码的码制转 换电路 8421码余3码 0000 0001 0010 0011 0100 0101 +0011 +0011 +0011 CO 4.4 组合逻辑电路的设计 当A=B=1时，F=1 一、竞争与冒险 4.5组合逻辑电路中的竞争与冒险 竞争： 冒险： 在组合电路中，信号经由不同的途径达到某一会 合点的时间有先有后。 由于竞争而引起电路输出发生瞬间错误现象。 表现为输出端出现了原设计中没有的窄脉冲， 常称其为
11、毛刺。 竞争与冒险的关系：有竞争不一定产生冒险； 有冒险就一定有竞争。 4.5组合逻辑电路中的竞争与冒险 二、竞争与冒险的判断 代数法当函数表达式可以化成： 即含有互补变量，A变量变化可能引起冒险。 卡诺图法 A BC 0 1 00011110 0 0 0 0 1 1 1 1 如函数卡诺图上为简化 作的圈相切，且相切处 又无其他圈包含，则可 能有冒险现象。 当A=B=1时， 4.5组合逻辑电路中的竞争与冒险 三、冒险现象的消除 1. 利用冗余项 只要在卡诺图两圈相切处增加一个圈 （冗余），就能消除冒险。 由此得函数表达式为： 0 0 0 0 A BC 0 1 00011110 1 1 1 1
12、4.5组合逻辑电路中的竞争与冒险 . 吸收法 在输出端加小电容C可 以消除毛刺。但是输 出波形的前后沿将变 坏, 在对波形要求较 严格时，应再加整形 电路。 4.5组合逻辑电路中的竞争与冒险 3. 取样法 电路稳定后加入取样脉冲，在取样脉冲作用期 间输出的信号才有效，可以避免毛刺影响输出 波形。 加取样脉冲原则： “或”门及“或非” 门 加负取样脉冲 “与”门及“与非”门 加 正取样脉冲 4.5组合逻辑电路中的竞争与冒险 利用冗余项：只能消除逻辑冒险，而不能消除功能冒险； 适用范围有限。 三种方法比较： 取样法： 加取样脉冲对逻辑冒险及功能冒险都有效。 目前大多数中规模集成模块都设有使能端，
13、可以将取样信号作用于该端，待电路稳定后 才使输出有效。 吸收法： 加滤波电容使输出信号变坏，引起波形的上 升、下降时间变长，不宜在中间级使用。实 验调试阶段采用的应急措施。 4.5组合逻辑电路中的竞争与冒险 加法器、比较器、译码器、编码器、数据选择器等。 任何时刻的输出仅决定于当时的输入，而与电路原来的 状态无关；它由基本门构成，不含存贮电路和记忆元件， 且无反馈线。 根据已经给定的逻辑电路，描述其逻辑功能。 根据设计要求构成功能正确、经济、可靠的电路。 . 组合电路 2. 组合电路的分析 . 组合电路的设计 4. 常用的中规模组合逻辑模块 本章小结 第四章 组合逻辑电路 5. 上述组合逻辑器件除了具有其基本功能外，还可用来设 计组合逻辑电路。应用中规模组合逻辑器件进行组合逻 辑电路设计的一般原则是：使用MSI芯片的个数和品种 型号最少，芯片之间的连线最少。 6 .用MSI芯片设计组合逻辑电路最简单和最常用的方法： 用数据选择器设计多输入、单输出的逻辑函数； 用译码器设计多输入、多输出的逻辑函数。 第四章 组合逻辑电路
