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1、国防科学技术大学 硕士学位论文 阻变存储器电气特性与外围接口电路研究 姓名：刘刚 申请学位级别：硕士 专业：电子科学与技术 指导教师：方粮 2010-11 国防科学技术大学研究生院硕士学位论文 第 i 页 摘 要 集成电路由于性能的不断提高和应用范围的不断扩大，在国家信息产业中的 核心地位越来越得到凸显。 在过去的几十年里， 以互补金属氧化物半导体 （CMOS） 技术为基础，存储器在结构、性能和存储密度方面取得了突飞猛进的发展。随着 半导体工艺的不断发展，在其特征尺寸进入深亚微米之后面临着越来越严峻的挑 战。与此同时纳米科技，特别是纳米电子学的发展，给集成电路的发展带来了新 的机遇。纳米交叉结
2、构阻变存储器作为一种具有巨大发展希望的新型存储器，受 到了广泛的研究。 本文工作集中在纳米交叉结构阻变存储器的电学特性与外围接口电路方面的 研究。在实验室制备具有阻变双稳态特性的存储单元的基础上，结合国内外在阻 变存储器方面的相关研究成果，本文提出了一种新的纳米交叉结构阻变存储单元 行为级建模方式，并针对实验室制备的两种不同材质的阻变存储单元，建立了相 应的模型，通过仿真分析，该建模方式具有良好的精确度和灵活性。 本文另一部分工作集中在阻变存储单元阵列的读出方式的研究。由于纳米交 叉阵列本身的结构特点，导致潜通路干扰电流随着阻变存储器容量的增大而变得 愈加明显，使得数据误读率随之增加。针对此问
3、题，本文设计了一种新的读出放 大电路，在对阻变存储单元进行读操作的同时，有效减小了干扰电流的影响，降 低了数据误读率，并通过理论推导和电路仿真，证明了此方法的可行性。 在对阻变存储单元电学特性和读出方式进行研究的基础上，本文进一步研究 和设计了阻变存储器的译码电路、写操作电路和参考电压产生电路。而后讨论了 纳米导线和微米导线的物理衔接方式，最后总结分析了纳米交叉结构阻变存储器 的整体实现架构。 主题词：纳米电子学，纳米交叉结构，阻变器件，行为级建模方式，外围接 口电路，阻变存储器架构 国防科学技术大学研究生院硕士学位论文 第 ii 页 ABSTRACT Integrated Circuit,
4、which with the enhancement of capability and enlargement of application, becomes more and more important in national IT industry. During the past several decades, memory technique that based on CMOS has made great progress in breaking the feature scale of integrated circuit. The challenge of physica
5、l and capability barriers of present semiconductor technology calls for novel nanoelectronic solutions. RRAM (Resistive Random Access Memory) which based on nano-crossbar has been widely researched as a hopeful successor for future memory. Our research mainly focuses on the electronic character of R
6、RAM unit. Firstly we fabricated RRAM unit which has distinct bistable resistive effect, then we test its electronic character. For system-level design, I developed a new behavioral modeling method for speeding-up applications development. Via simulation experiments, this modeling method can build be
7、havioral model more precisely and flexible. In addition, this paper pays attention to the research of effective reading circuit design of RRAM. For the intrinsic character of nano-crossbar, the sneak path current becomes a barrier when the scale of RRAM array grows large. In this paper, a new readin
8、g circuit is proposed to minimize the effect of undesirable current, which was verified to applicable to large scale RRAM array. Based on the research of RRAM electrical character, we additionally work on the investigation of RRAM peripheral interface circuits. Such as reference voltage generator, w
9、riting circuit, encoder circuit and so on. Finally, we analyzed the RRAM realization architecture. Key Words：Nanoelectronics, nano-crossbar, resistive switching device, behavioral modeling method, peripheral interface circuit, RRAM architecture 国防科学技术大学研究生院硕士学位论文 第 III 页 表表 目目 录录 表 3.1 Au/Ti2O5/Au 材
10、质阻变器件 I-V 测试数据 . 15 表 3.2 Pt/TiO2/Al 材质阻变器件 I-V 测试数据. 20 表 4.1 差分敏感放大器的器件尺寸 34 表 5.1 参考电压与分压电阻的关系 44 表 5.2 电容分压式与电阻分压式参考电压产生电路对比 46 国防科学技术大学研究生院硕士学位论文 第 IV 页 图 目 录 图 1.1 双稳态阻变存储单元的 I-V 特性示意图. 2 图 1.2 纳米交叉结构示意图 3 图 2.1 轮烷有机分子的 I-V 曲线. 5 图 2.2 Ag/ZnO:Mn/Pt 结构的 I-V 曲线. 6 图 2.3 不同 RESET 电压下对应的高阻态阻值 6 图
11、2.4 对阻变器件的读写操作示意图 7 图 2.5 测试表征设备 9 图 2.6 探针连接设置 10 图 3.1 三种经典无源器件的对称关系图 11 图 3.2 观测到的 Ag 突出连接到 Pt 上的过程 12 图 3.3 阻变效应形成机制示意图 13 图 3.4 双层薄膜的电阻等效模型 13 图 3.5 阻变器件的等效宏模型 14 图 3.6 Au/Ti2O5/Au 和 Pt/TiO2/Al 材质阻变器件照片. 15 图 3.7 Au/Ti2O5/Au 材质阻变器件的 I-V 测试曲线 15 图 3.8 阻变双稳态单元的抽象行为级模型 16 图 3.9 Au/Ti2O5/Au 材质阻变器件低
12、阻态和高阻态的拟合曲线与测试曲线 16 图 3.10 Au/Ti2O5/Au 材质阻变器件模型的瞬态分析仿真波形 17 图 3.11 纳米交叉架构阻变存储单元阵列的潜通路示意图 18 图 3.12 具有单向导通特性的存储单元示意图 18 图 3.13 具备二极管单向导通特性的存储单元消除了潜通路 19 图 3.14 Pt/TiO2/Al 材质阻变器件测试曲线 19 图 3.15 Pt/TiO2/Al 材质阻变器件拟合与仿真曲线 20 图 3.16 Pt/TiO2/Al 材质阻变器件瞬态仿真曲线 20 图 3.17 纳米交叉结构阻变存储单元行为级建模流程 21 图 4.1 SRAM 存储器差分读
13、出放大电路 23 图 4.2 用于 EPROM 存储器中的电荷重新分布放大器 24 图 4.3 单端至差分转换电路 24 图 4.4 负载电阻采样的阻变存储单元阵列读出放大电路 25 图 4.5 Vmax/Vr与 Roff/Ron曲线. 26 图 4.6 考虑潜通路时最坏情况下阻变存储单元阵列和等效电路 27 图 4.7 考虑潜通路时读出电压与存储体容量的关系曲线 27 国防科学技术大学研究生院硕士学位论文 第 V 页 图 4.8 位线之间的潜通路与干扰电流 28 图 4.9 电压敏感放大器示意图 29 图 4.10 反相放大器电路模型 29 图 4.11 电压敏感放大器采样读出放大电路示意图
14、 30 图 4.12 采样读出级电路等效电路图 31 图 4.13 开环增益与读出电压比值曲线 33 图 4.14 差分敏感放大器电路结构 33 图 4.15 敏感放大器波特图 34 图 4.16 敏感放大器采样读出信号 35 图 5.1 2121 位存储单元阵列. 37 图 5.2 3-8 译码器的 CMOS 电路结构 38 图 5.3 纳米交叉结构场效应晶体管 39 图 5.4 纳米交叉结构场效应晶体管译码器电路 39 图 5.5 写操作电压示意图 40 图 5.6 两条位线同时写操作 41 图 5.7 写操作电路示意图 42 图 5.8 参考电压产生电路 43 图 5.9 参考电压产生电
15、路仿真结果 44 图 5.10 电容分压式参考电压产生电路 45 图 5.11 电容分压式参考电压产生电路仿真结果 46 图 5.12 阻变存储器整体架构组成模块 47 图 5.13 自组装方式纳米导线与微米导线的连接 48 图 5.14 纳米压印方式制备的纳米导线和微米导线的连接 48 图 5.15 4Kbit 存储单元阵列的等效变换 49 国防科学技术大学研究生院硕士学位论文 第 1 页 第一章 绪论 本章从介绍课题的研究背景出发，指出当前的 CMOS 工艺发展面临的挑战和 纳米科技给微电子技术带来的新机遇，最后总结了论文的主要工作和创新点。 1.1 课题研究背景和意义课题研究背景和意义
16、在近几十年的时间里，微电子技术和工艺遵循着摩尔定律1高速发展，集成电 路朝着性能更高、功耗更低、尺寸更小的目标不断前进。1971 年，4004 中晶体管 的最小尺寸是 10m，2003 年，Pentium4 微处理器中晶体管的最小尺寸是 0.13m， 这相当于在过去三十年中提升了两个数量级2。随着 CMOS 工艺的进一步发展， 目前 45nm 工艺设计已经全面进入应用设计领域，主要芯片厂商 Intel 在积极准备 发布 32nm Sandy Bridge 的同时，其 CEO Paul Otellini 最近表示下一代的 22nm 工 艺已经进入试产阶段，将于 2011 年晚些时候按期投入量产。然而随着技术工艺不 断进步的同时，学术界和工业界也时刻在关注着 CMOS 工艺尺寸所能达到的极限 问题。在 2005 年，Intel 公司总裁克瑞格贝瑞特在英特尔技术峰会上曾表示，传 统工艺“设想达到的极限”是 5nm，超越这个极限将遭遇电流泄漏等难题。近年 来，SRAM 和 DRAM 存储器的容量已经明显趋
