《基于Verilog语言的等精度频率计设计》由会员分享，可在线阅读，更多相关《基于Verilog语言的等精度频率计设计（4页珍藏版）》请在金锄头文库上搜索。
1、 Verilog q 9 ! 9赵null 亮,吴振宇(大连理工大学创新院,辽宁省大连市 116023)K null 1 :介绍了等精度测量频率的原理,利用 V erilog硬件描述语言设计实现了频率计内部功能模块,对传统的等精度测量方法进行了改进, 增加了测量脉冲宽度的功能;采用 AT89S51单片机进行数据运算处理,利用液晶显示器对测量的频率a周期a占空比进行实时显示,可读性好b充分发挥 FPGA(现场可编程门阵列)的高速数据采集能力和单片机的高效计算与控制能力,使两者有机地结合起来b在 Quartusnull 6. 0 EDA (电子设计自动化)开发平台上进行仿真a测试, 并最终下载到
2、FPGA芯片内部b系统测量精度高,实时性好,具有很好的应用前景b1 o M :等精度; 频率计; V erilog硬件描述语言;单片机 m s | : TM 935. 1收稿日期: 2007null01null22; 修回日期: 2007null03null21b0null 引null 言. d q Z E 1 E as E a E , t Z E a B q , $ | q ? 3 M H , / b 4 B q ZE , q V ? r M ,7 $ | q M 1 b FPGA (C V I ) ) ? , L C $ | 9 ; e ? ,L C q a a z 9 # A U b1n
3、ull 等精度测量原理 B K v + L = e HW B % ,7 B $ | 1 ,z $ | b 9 H W = , H S | $ | 9 , Y V T w $ | q b e | $ | , h $ | 3 1 , 3 S | 1 b m 1 U bm 1null null d , T S | , V r B , B f / 8 T S | ,y N V r , B d 1 p b2null FPGA模块设计 d . d $ b9 F b1 ? , H FPGA= 3 b, | , 8 b FPGA v m 2 U bFPGA s 1 e | 3 v a9 e v a9 v a
4、i a a 4 a v F bm 2null null1) e | q 1 H z | , 1 p d 7 HW l 1 s; , 0. 1 H z q | , 1p 7 H W K 10 sb T d B 10 s e | , | H W ,A ,y T A U A 1 B ? b d Z E , FPGA4 B e 4 | , T FPGA q l 1 H z,* 1 B 10 s e!14! 33 92007M 9 null null null null null null null null null null null null null null 0 =null ELECTRON
5、IC ENG IN EERnull null null null null null null null null null null null null null null nullV o.l 33 N o. 9Sep. 2007 e | ;Q , T ? C q v 1 H z, 1 M 1 s e ,L C B 1 e , z % e H W 5 b2)9 e v v 7 , 1 $ | b - s V , e | ( 6 ) , $ | 6 9 v , 9 9 ; e | 1 (/ ) , $ | /B 6 1 9 v ,T 9 ,V 7 e | $ | ,r b v GATEaCLK
6、 _x 2 ; EN _haEN _xaLoadaCLR 4 bGATE B ) e | ; CLK _x $ | ; EN_h, W S | 9 , CNT _h; EN _x 9 | , EN _x W , $ | aS | H 9 , CNT _xaCNT_b; Load i | ; CLR 9 b, | b CNT_x CNT _bV 9 $ | q ; CNT_x CNT_hV 9 $ | z b_ m m 3 U bm 3null Quartus_ nullnull null 3)9 v ! 9 9 V 1 i 9 z ! , d K v e H W 10 s,S | q 50MH z,5 9 H W = 9 K v : 10 50 000 000= 500 000 000 H ,T 9 , H i v , i , L . b5) i H , B | ,Y | b6) 4 v d 3 32 9 , 51 , 8 9 L , BQ Y ? . 8 , 3 32 /8 = 12, ! 9 B e v , 4 4 L , r V 4 16F , Y , s12Q | b7) vL v , H k Z L ,F B t k bFPGA s 8 m m 4 U bm 4null FPGA 8
