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1、基于HCS12的嵌入式系统设计 第9章 S12增强型捕捉定时器模块 合肥工业大学 机械与汽车工程学院 滕 勤 2014.4 第9章 S12增强型捕捉定时器模块 本章内容 p 9.1 ECT模块概述 p 9.2 自由运行计数器及定时器基本寄存器 p 9.3 输入捕捉功能及寄存器设置 p 9.4 输出比较功能及寄存器设置 p 9.5 脉冲累加器功能及寄存器设置 p 9.6 模数递减计数器功能及寄存器设置 p 9.7 ECT模块的应用 基于HCS12的嵌入式系统设计 第9章 S12增强型捕捉定时器模块 9.1 ECT模块概述 【定时器/计数器应用场合】 p按照时间间隔或计数结果进行控制。 【可编程定
2、时器/计数器基本原理】 p在简单的软件控制下工作。根据需要的定时时间，用指令设 置定时器/计数器的定时常数，并用指令启动定时器/计数器 。当定时器/计数器计数到预定值时，自动产生一个定时输出 。 【优点】 p定时/计数不占用CPU的时间，利用定时器/计数器产生的中断 信号，可以建立多作业的环境，大大地提高CPU的利用率。 基于HCS12的嵌入式系统设计 第9章 S12增强型捕捉定时器模块 9.1 ECT模块概述 【可编程定时器/计数器的特点】 p多种工作方式定时方式或计数方式等。 p计数器的模值可变计数的最大值有一定的限制，取决于计数器的位 数。计数的最大值限制了定时的最大值。 p产生中断根据
3、设定的定时或计数值，当定时时间到或到达计数终点 时，发出中断请求信号。 【定时器】计数脉冲来自于系统时钟或经过分频后的系统时钟，即驱动 信号为内部时钟脉冲； 【计数器】计数脉冲来自于芯片外部引脚，即驱动信号为外部脉冲。 基于HCS12的嵌入式系统设计 第9章 S12增强型捕捉定时器模块 9.1 ECT模块概述 【嵌入式系统中定时器/计数器模块的作用】 p【产生波形输出】从MCU的I/O引脚向外输出一系列符合一定时序规范的 周期信号。 p【测量输入波形】检测MCU I/O引脚上输入的一系列周期信号的脉宽、周 期或频率。 p【统计脉冲或边沿个数】对端口引脚输入的、由外部事件产生的触发信 号进行计数
4、。 p【作为定时基准】产生内部定时，例如用于定时采样等。 pS12系列MCU的定时器模块称为增强型捕捉定时器(ECT)模块(Enhanced Capture Timer Module)。 基于HCS12的嵌入式系统设计 第9章 S12增强型捕捉定时器模块 9.1 ECT模块概述 9.1.1 ECT的基本组成与 工作原理 【ECT组成】 1个16位自由运行计数器 8个16位输入捕捉/输出比 较（IC/OC）通道 4个8位脉冲累加器或2个 16位脉冲累加器 1个16位模数递减计数器 MDC 基于HCS12的嵌入式系统设计 第9章 S12增强型捕捉定时器模块 9.1.1 ECT的基本组成与工 作原理
5、 【特点】 4个输入捕捉通道具有16位缓 冲(保持)寄存器 4个输入捕捉通道具有可选择 延迟时间的延迟计数器 4个8位脉冲累加器，可以通 过级联形成2个16位的脉冲累 加器 16位模数递减计数器具有4位 的预分频器 基于HCS12的嵌入式系统设计 第9章 S12增强型捕捉定时器模块 9.1 ECT模块概述 9.1.1 ECT的基本组成与工作原理 【自由运行计数器】 F ECT的核心16位自由运行(Free running)计数器，也称为自由运行主 定时器。 F系统复位时自由运行计数器为$0000。 F模块运行时自由运行计数器从$0000$FFFF循环递增计数。 F溢出复零时置位中断标志。 F时
6、钟源TIMCLK PCLK，PACLK，PACLK/256，PACLK/65536。 F预分频器时钟PCLK由总线时钟（ECLK）经过一个7位预分频器得到。 F预分频系数 8种。 基于HCS12的嵌入式系统设计 第9章 S12增强型捕捉定时器模块 9.1 ECT模块概 述 9.1.1 ECT的基 本组成与工 作原理 【ECT运行模式】 停止(STOP)模式 冻结(Freeze)模 式 等待(Wait)模式 正常(Normal)模 式 基于HCS12的嵌入式系统设计 第9章 S12增强型捕捉定时器模块 p输入捕捉(Input Capture，IC)：输入引脚 上的跳变沿(上升沿或下降沿)触发输入
7、捕 捉，将当前自由运行计数器中的计数值复 制到通道寄存器中，并置位中断标志，如 果允许中断，则产生一次输入捕捉中断。 p带保持寄存器的IC通道在第1个触发事件到 来时进行捕捉，第2个触发事件到来时进行 锁存。可以在不产生中断的条件下，连续 记录两次自由运行计数器的值。 输入捕捉 模块框图 9.1 ECT模块概述 9.1.1 ECT的基本组成与工作原理 【输入捕捉】 基于HCS12的嵌入式系统设计 第9章 S12增强型捕捉定时器模块 9.1 ECT模块概述 9.1.1 ECT的基本组成与工作原理 【输出比较】 p输出比较(Output Compare，OC)：根据需要设置输出比较寄存器的值， 自
8、由运行计数器的值与输出比较寄存器的值每隔4个总线周期比较一次， 当两者相等时，会在规定的通道引脚上输出预定的电平。 p如果允许中断，会产生一次输出比较中断。 输出比较 模块框图 基于HCS12的嵌入式系统设计 第9章 S12增强型捕捉定时器模块 9.1 ECT模块概述 9.1.1 ECT的基本组成与工作原理 【脉冲累加器】 p脉冲累加器（Pulse accumulator，PA）脉冲计数器 p【功能】 统计相应管脚上的脉冲个数。 在管脚上有效电平期间对内部时钟进行计数。 基于HCS12的嵌入式系统设计 第9章 S12增强型捕捉定时器模块 9.1.1 ECT的基 本组成与工 作原理 【脉冲累加器
9、 】 p脉冲累加器与 带缓冲的IC通 道相联。 p缓冲器(保持寄 存器) 可以在 外部引脚出现 预定动作时， 保存其累加值 。 基于HCS12的嵌入式系统设计 第9章 S12增强型捕捉定时器模块 【脉冲累加器】 p 根据工作方式不同，脉冲累加器的计数脉冲来自不同的渠道。 计数方式 事件计数方式计数脉冲直接来自引脚逻辑，脉冲累加器相当于普通计 数器，对有效边沿计数，有效边沿可设定为上升沿或下降沿。 输入引脚上每产生一个有效边沿跳变，脉冲累加计数器的值加1。当脉冲 累加器溢出时，将置位中断标志。如果允许中断，则产生一次溢出中断。 门控时间累加方式脉冲累加器相当于可控计数器。门控信号来自引脚 逻辑，
10、时钟信号来自内部时钟PACLK(=ECLK/64)。门控信号可设定为高电 平有效或低电平有效，在有效电平期间，脉冲累加器对ECLK/64时钟信号 计数。有效电平结束时的跳变沿将停止计数，并置位中断标志。如果允许 中断，则产生一次硬件中断。 基于HCS12的嵌入式系统设计 第9章 S12增强型捕捉定时器模块 9.1 ECT模块概述 9.1.1 ECT的基本组成与工作原理 【模数递减计数器】 p16位模数递减计数器(Modulus Down Counter，MDC)。 p【功能】 作为一个时基，定时产生中断。 产生一个控制信号，将输入捕捉寄存器或脉冲累加器的值锁存到各自的 保持寄存器中。锁存动作可
11、以通过程序设定为周期性的或一次性的。 pMDC时钟源总线时钟经过4位预分频器提供，有4个分频系数可供选择 。 基于HCS12的嵌入式系统设计 第9章 S12增强型捕捉定时器模块 9.1 ECT模块概述 9.1.1 ECT的基本组成与工作原理 【模数递减计数器】 pMDC常数(加载)寄存器定时常数可自动重装载，可以根据定时的需要 ，向加载寄存器中赋初值。但MDC的常数寄存器与其计数寄存器MCCNT使 用相同的地址，加载时通过特殊的时序实现。 p复位后，MCCNT=$FFFF。MDC启动后，MCCNT从当前值开始递减计数。当计 数值减到0时，置位中断标志。如果允许中断，则向CPU发出中断请求。 计
12、数方式 单次计数方式当计数值减到$0000时，MDC便停止计数。 循环(连续)计数方式当计数值减到$0000时，自动加载定时常数，并 继续递减计数。 基于HCS12的嵌入式系统设计 第9章 S12增强型捕捉定时器模块 9.1.2 模块内存映射 pECT模块的寄 存器分为3类 ：控制寄存器 、数据寄存器 和状态寄存器 。 控制寄存器 基于HCS12的嵌入式系统设计 第9章 S12增强型捕捉定时器模块 9.1.2 模块内存映射 数据寄存器 状态寄存器 基于HCS12的嵌入式系统设计 第9章 S12增强型捕捉定时器模块 9.1 ECT模块概述 9.1.3 ECT模块的中断系统 【ECT模块中断源】
13、8个定时器通道中断 1个模数递减计数器向下溢出中断 1个脉冲累加器A输入中断 1个脉冲累加器A溢出中断 1个脉冲累加器B溢出中断 基于HCS12的嵌入式系统设计 第9章 S12增强型捕捉定时器模块 9.1.3 ECT模块的中断系统 p ECT模块中断描述 基于HCS12的嵌入式系统设计 第9章 S12增强型捕捉定时器模块 9.2 自由运行计数器及定时器基本寄存器 9.2.1 自由运行主定时器与时钟频率设置 p16位自由运行主定时器的工作频率决定输入捕捉/输出比较的分辨能力。 p【工作原理】 定时器计数寄存器TCNT对多路转换器输出的时钟信号进行计数，当计数 值从$FFFF溢出变为$0000时，
14、主定时器中断标志寄存器TFLG2中的中断标 志TOF置位，向CPU申请中断。 如果此时定时器系统控制寄存器TSCR2中的中断允许位TOI=1，将产生一 个中断。 p设置TOI=0可以禁止自由运行计数器溢出中断，向TFLG2中写入$80将清除 TOF标志。 基于HCS12的嵌入式系统设计 第9章 S12增强型捕捉定时器模块 9.2.1 自由运行主定时器与时钟频率设置 p【时钟选择】自由运行主定时器的时钟TIMCLK由4选1多路转换器提供， 时钟源的切换由16位脉冲累加器A控制寄存器PACTL中的控制位CLK1和 CLK0控制，时钟可以是PCLK、PACLK、PACLK/256、PACLK/655
15、36。 pPCLK称为P时钟， 由预分频器将总 线时钟进行2k分频 后得到(k=07) 。 p分频系数由定时 器系统控制寄存 器TSCR2中的PR2 、PR1和PR0决定 。 基于HCS12的嵌入式系统设计 第9章 S12增强型捕捉定时器模块 9.2 自由运行计数器及定时器基本寄存器 9.2.1 自由运行主定时器与时钟频率设置 pPACLK是16位脉冲累加器A的时钟，频率为ECLK/64。 p定时器系统控制寄存器TSCR1中的TEN位是TIMCLK的总开关。 p当TEN=0时， TIMCLK被切断， 定时器停止工作 ，但并不影响脉 冲累加器在事件 计数方式下正常 工作。 基于HCS12的嵌入式
16、系统设计 第9章 S12增强型捕捉定时器模块 9.2 自由运行计数器及定时器基本寄存器 9.2.1 自由运行主定时器与时钟频率设置 p输出比较通道7(OC7)对自由运行主定时器具有特殊的控制功 能。 当定时器系统控制寄存器TSCR2中的控制位TCRE=1时，如果通 道7输出比较成功，则TCNT自动复位到$0000。 可利用OC7实现TCNT在$0000$($FFFF)之间循环计数。 基于HCS12的嵌入式系统设计 第9章 S12增强型捕捉定时器模块 9.2 自由运行计数器及定时器基本寄存器 9.2.2 ECT模块的基本寄存器 1. 定时器系统控制寄存器1 (Timer System Control Register 1，TSCR1) 【作用】 p定时器启动、停止控制。 p在MCU等待模式下，是否允许ECT模块工作。 p在MCU冻结模式下，是否允许定时器和MDC运行。 p设置定时
