《计算机组成原理第三章_2012-13-1.》由会员分享，可在线阅读，更多相关《计算机组成原理第三章_2012-13-1.（31页珍藏版）》请在金锄头文库上搜索。
1、第章 系统总线 3.1 总线的基本概念 3.2 总线的分类 3.3 总线特性及性能指标 3.4 总线结构 3.5 总线控制 3.1 总线的基本概念 一、为什么要用总线 二、什么是总线 三、总线上信息的传送 总线是连接各个部件的信息传输线， 是 各个部件共享的传输介质 串行 并行 3.2 总线的分类 1.片内总线 2.系统总线 芯片内部 的总线 数据总线 地址总线 控制总线 双向 单向，地址线个数 ? 存储单元个数 有出 有入 计算机各部件之间 的信息传输线 3.通信总线 串行通信总线 并行通信总线 传输方式 3.23.2 用于 计算机系统之间 或 计算机系统 与其他系统（如控制仪表、移动通信等
2、） 之间的通信 3.3 总线特性及性能指标 CPU 插板 主存 插板 I/O 插板 一、总线物理实现 BUS 主板 1. 机械特性 2. 电气特性 3. 功能特性 4. 时间特性 二、总线特性 尺寸、形状、管脚数 及 排列顺序 传输方向 和有效的 电平 范围 每根传输线的 功能 信号的 时序 关系 3.33.3 地址 数据 控制 三、总线的性能指标 1. 总线宽度 2. 总线带宽 3. 时钟同步/异步 4. 总线复用 5. 信号线数 6. 总线控制方式 7. 其他指标 数据线 的根数 每秒传输的最大字节数（MBps） 同步、不同步 地址线 与 数据线 复用 地址线、数据线和控制线的 总和 如:
3、 负载能力 并发、自动、仲裁、逻辑、计数 3.33.3 ISA EISA VESA(LV-BUS) PCI AGP RS-232 USB 总 线 标 准 四、总线标准 3.33.3 总线标总线标 准数据线线总线时钟总线时钟带宽带宽 ISA168 MHz（独立）33 MBps EISA328 MHz（独立）33 MBps VESA (VL-BUS) 3232 MHz（CPU）133 MBps PCI 32 64 33 MHz（独立） 64 MHz（独立） 132 MBps 528 MBps AGP32 66.7 MHz（独立） 133 MHz（独立） 266 MBps 533 MBps RS-2
4、32 串行通信 总线标总线标 准 数据终终端设备设备 （计计算机）和数据通信设备设备 （调调制解调调器）之间间的标标准接口 USB 串行接口 总线标总线标 准 普通无屏蔽双绞线绞线 带带屏蔽双绞线绞线 最高 1.5 Mbps (USB1.0) 12 Mbps (USB1.0) 480 Mbps (USB2.0) 3.33.3 四、总线标准 3.4 总线结构 一、单总线结构 单总线（系统总线） CPU 主存 I/O接口 I/O 设备1 I/O 设备2 I/O接口 I/O 设备n I/O接口 1. 双总线结构 具有特殊功能的处理器， 由通道对I/O统一管理 通道 I/O接口 设备n I/O接口 设
5、备0 CPU主存 主存总线 I/O总线 二、多总线结构 3.43.4 2. 三总线结构 主存总线 DMA总线 I/O总线 CPU 主存 设备1设备n高速外设 I/O接口I/O接口I/O接口 3.43.4 3. 三总线结构的又一形式 3.43.4 局域网 系统总线 CPUCache 局部总线 扩展总线接口 扩展总线 Modem串行接口SCSI 局部I/O控制器主存 4. 四总线结构 多媒体 Modem 主存 扩展总线接口 局域网SCSI CPU 串行接口FAX 系统总线局部总线 高速总线 扩展总线 图形 Cache/桥 3.43.4 1. 传统微型机总线结构 三、总线结构举例(自学)3.43.4
6、 存储器 SCSI 控制器 主存控制器 ISA、EISA 8 MHz的16位数据通路 标准总线控制器 33 MHz的32位数据通路系统总线 多媒体高速局域网高性能图形 CPU Modem 2. VL-BUS局部总线结构3.43.4 33 MHz的32位数据通路 系统总线 ISA、EISA 多媒体高速局域网高性能图形 图文传真 8 MHz的16位数据通路 标准总线 控制器 CPU 主存控制器 存储器 局部总线 控制器 SCSI 控制器 VL BUS Modem 3. PCI 总线结构 3.43.4 CPU 多媒体 PCI 桥 高速局域网高性能图形 图文传真 PCI 总线 系统总线 33 MHz的
7、32位数据通路 8 MHz的16位数据通路 ISA、EISA 标准总线 控制器 SCSI 控制器 存储器 Modem 4. 多层 PCI 总线结构 PCI总线2 存储器 桥0桥4 PCI设备桥5 总线桥桥3桥1设备 桥2 第一级桥 第二级桥 第三级桥 PCI总线4 PCI总线5 PCI总线3 PCI总线1 PCI总线0 存储器总线 标准总线 CPU 3.43.4 3.5 总线控制 一、总线判优控制 (仲裁逻辑) 总线判优控制 分布式 集中式 主设备(模块)对总线有 控制权 从设备(模块) 响应 从主设备发来的总线命令 1. 基本概念 链式查询 计数器定时查询 独立请求方式 (1) 链式查询方式
8、 总 线 控 制 部 件 I/O接口0 BS BR I/O接口1I/O接口n BG 数据线 地址线 BS 总线忙 BR总线请求 BG总线同意 3.53.5 I/O接口1 0 BS 总线忙 BR总线请求 总 线 控 制 部 件 数据线 地址线 I/O接口0 BS BR I/O接口1I/O接口n 设备地址 (2) 计数器定时查询方式 I/O接口1 3.53.5 计数器 设备地址 1 排队器排队器 (3) 独立请求方式 总 线 控 制 部 件 数据线 地址线 I/O接口0I/O接口1I/O接口n BR0 BG0 BR1 BG1 BRn BGn BG总线同意 BR总线请求 3.53.5 二、总线通信控
9、制 1. 目的 2. 总线传输周期(完成一次总线操作的时间) 主模块申请，总线仲裁决定 主模块向从模块 给出地址 和 命令 主模块和从模块 交换数据 主模块 撤消有关信息 申请分配阶段 寻址阶段 传数阶段 结束阶段 解决通信双方 协调配合 问题 3.53.5 由 统一时标 控制数据传送 充分 挖掘 系统 总线每个瞬间 的 潜力 同步通信 异步通信 半同步通信 分离式通信 3. 总线通信的四种方式 采用 应答方式 ，没有公共时钟标准 同步、异步结合 3.53.5 读 命令 (1) 同步通信(数据输入为例) T1 总线传输周期 T2T3T4 时钟 地址 数据 3.53.5 不互锁半互锁全互锁 (2
10、) 异步通信 3.53.5 主设备 从设备 请 求 回 答 (3) 半同步通信 同步 发送方 用系统 时钟前沿 发信号 接收方 用系统 时钟后沿 判断、识别 3.53.5 （同步、异步 结合） 异步 允许不同速度的模块和谐工作 增加一条 “等待”响应信号 WAIT 读 命令 WAIT 地址 数据 3.53.5 时钟 总线传输周期 T1T2TWTWT3T4 以输入数据为例的半同步通信时序 上述三种通信的共同点 一个总线传输周期（以输入数据为例） 主模块发地址 、命令 从模块准备数据 从模块向主模块发数据 总线空闲 3.53.5 占用总线 不占用总线 占用总线 (4) 分离式通信 充分挖掘系统总线每个瞬间的潜力 主模块 申请 占用总线，使用完后 即 放弃总线 的使用权 从模块 申请 占用总线，将各种信 息送至总线上 一个总线传输周期 子周期1 子周期2 3.53.5 主模块 1. 各模块有权申请占用总线 分离式通信特点 充分提高了总线的有效占用 2. 采用同步方式通信，不等对方回答 3. 各模块准备数据时，不占用总线 4. 总线被占用时，无空闲 3.53.5
