第 四 章 组合逻辑电路 本章主要内容本章主要内容 4.1 概述 4.2 组合逻辑电路的分析和设计 4.3 若干常用的组合逻辑电路 4.4 组合逻辑电路中的竞争－冒险现象 ★ 编码器 ★ 译码器 ★ 数据选择器（多路选择器）、数据分配器 ★ 加法器 ★ 数值比较器 §4.3 常用的组合逻辑电路 MSI组合部件具有功能强、兼容性好、体积小 、功耗低、使用灵活等优点，因此得到广泛应用 本节介绍几种典型MSI组合逻辑部件的功能及应用 ： 加法器 分类：★ 一位加法器 ★ 多位加法器 两个二进制数的加、减、乘、除运算，在计算 机中都化为若干步加法运算进行.因此，加法器是 构成算术运算器的基本单元 一、1位加法器 1.半加器 半加器是只考虑两个1位二进制数相加，不考虑 低位的进位 其真值表为： 输出端的逻辑式为: 输 入输 出 A BSCO 0 000 0 110 1 010 1 101 逻辑电路及逻辑符号如图所示: 逻辑电路逻辑符号 2. 全加器 全加器除了加数和被加数外，还 要考虑低位的进位即:将对应位 的加数A，B和来自低位的进位CI 三个数相加,得到和S、以及向高 位的进位CO. 真值表为: 利用卡诺图，采用合并0的方 法，输出端的逻辑式为: 输 入 输 出 ABCI SCO 000 00 001 10 010 10 011 01 100 10 101 01 110 01 111 11 双全加器74LS183的内部电路： S = (A'B'C'I +A'BCI + AB'CI + ABC'I )' = (A'B'C'I +ABC'I + A'BCI +AB'CI )' = [ (A • B) C'I + (A + B) CI ]' = [ (A + B)' C'I + (A + B) CI ]' = [ (A + B) • CI ]' = (A + B) + CI 全加器可由两个半加器和一个或门组成： A B S COCO ∑ CI （a）逻辑电路（b）逻辑符号 A BCO ∑S CO CO ∑ CI 半加器的输出函数： 全加器的输出函数： 二 、多位加法器 1.串行进位加法器（行波进位加法器） 下图所示电路为4位全加器，由于低位的进位输出接到 高位的进位输入，故为串行进位加法器。
两个多位二进制数相加，必须利用全加器，1位二进制 数相加用1个全加器，n 位二进制数相加用n个全加器只 要将低位的进位输出CO接到高位的进位输入CI 串行进位加法器结构简单，但运算速度慢（每一 位的相加结果都必须等到低位的进位产生以后才能建 立起来,要经过4级门的延迟时间）应用在对运算速 度要求不高的场合 输出逻辑式为： 2. 超前进位加法器 为了提高速度，若使进位信号不逐级传递，而 是运算开始时，即可得到各位的进位信号，采用这 个原理构成的加法器，就是超前进位（Carry Look －ahead）加法器，也成快速进位（Fast carry）加 法器 11111 10011 10101 01001 10110 01010 01100 00000 COSCIBA 输 出 输 入 由全加器真值表可知， 高位的进位信号CO的产生 是在两种情况下： ①在A·B＝1； ②在A+B=1, 且CI = 1 故向高位的进位信号为: 设Gi＝AiBi为进位生成函数， Pi＝ Ai＋Bi为进位传递函数， 则上式可写成: 和为： COi 与Si 仅仅 是输入Ai 、Bi 的函数 74LS283就是采用这种 超前进位的原理构成的 4 位超前进位加法器， 其内部电路如图所示 超前进位加法器提高 了运算速度，但同时 增加了电路的复杂性 ，而且位数越多，电 路就越复杂。
超前进位加法器：74LS283 相加结果读数 为 C3S3S2S1S0 4位二进制加 数B 输入端 4位二进制加 数A输入端 低位片进位输入端 “本位和”输出端 向高位片的 进位输出 A3 A2 A1 A0 B3 B2 B1 B0 CI0 CO4 F3 F2 F1 F0 S3 S2 S1 S0 C3 ∑ 74LS283逻辑符号 三 、用加法器设计组合逻辑电路 全加器除了作二进制加法外，还可以做乘法运 算、码制变换、及实现8421BCD码的加法运算等 如果能将要产生的逻辑函数能化成输入变量与 输入变量相加，或者输入变量与常量相加，则用加 法器实现这样逻辑功能的电路常常是比较简单 例1: 试用一位全加器完成二进制乘法功能 以两个两位二进制数相乘为例: A = A1 A0 B = B1 B0 P = AB = A1A0 × B1B0 P0 = A0 B0 P1 = A1 B0 + A0 B1 P2 = A1 B1 + C1 P3 = C2 P1不能用与或门实现，与或门 不可能产生进位位 C1 为A1 B0 + A0 B1的进位位 C2 为A1 B1 + C1的进位位 × A1A0 B1B0 A1B0A0B0 A0B1A1B1C1C2+ P0P1P2P3 思考:为什么片1的Ci 、片2的B 要接地? P0 = A0 B0 P1 = A1 B0 + A0 B1 P2 = A1 B1 + C1 P3 = C2 Σ A B CICO Σ A B CICO C1 为A1 B0 + A0 B1的进位位。
C2 为A1 B1 + C1的进位位 例2. 将BCD的8421码转换为余3码 输 入输 出 DCBAY3Y2Y1Y0 00000011 00010100 00100101 00110110 01000111 01011000 01101001 01111010 10001011 10011100 解：其真值表如右表所示，则 故实现的电路如图所示 例3：采用四位全加器将5421BCD码转换为2421码 解：其真值表如右表所示，则 故实现的电路如图所示 00DD 0123 += DCBAYYYY D 3 11 12 10 9 8 4 2 1 0 1 1 0 0 1 0 0 0 1 0 100 101 011 101 001 001 010 100 000 000 ABCD 输 出（2421）输 入（5421） 1100 0111 1111 1011 0011 1101 0010 0100 1000 0000 Y0Y1Y2Y3 3 14 15 13 12 11 4 2 1 0 例4:用四位全加器实现两个8421BCD码加法运算 解: ① 8421BCD码是4位二进制代码组成，两个8421BCD码相 加所表示的1位十进制相加之和只可能在0-19(=9+9+1) 之间。
② 两位8421码和的本位最高输出只能是1001，超过 1001必须向高位进位因此，不能直接用4位全加器实 现两个8421码相加 ③ 需要分析“8421码相加” 和 “二进制相加”的特点 十进制数 8421码十进制数相加“和数” 1 0 1 1 0 1 0 0 1 0 100 001 001 110 110 010 010 100 000 000 S1S2S3 二进制数相加的“和数” S0 1100 0001 1001 1110 0110 1010 0010 0100 1000 0000 S0S1S2S3 3 8 9 7 6 5 4 2 1 0 011 011 101 101 1 0 0 13 14 12 11 10 000 1 111 111 1 0 0 18 19 17 16 15 0001 1000 1001 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1100 0001 1001 1110 0110 1010 0010 0100 1000 0000 进位Co进位F 当“和数”位于(0-9)时，与两个4位二进制相加结果相同 0111是8421BCD 码的7,结果正确。
当相加之和(10-15)相加结果错误，需加6修正 1101在8421BCD 码中是非法码 产生进位， 本位和正确 相加之和（16-19）产生进位，且结果错误，需加6修正 本位和不是7 而是1,结果错 误 结果正确 分析产生错误的原因：8421BCD码是逢十进一，四 位二进制是逢十六进一，两者进位关系不同，其中 恰好相差6,因此需加6修正 ★ 电路设计 设计两个一位8421BCD码加法电路应由三部分组成 1、实现两个一位8421BCD加法电路 2、产生修正控制信号 F 3、完成加 6 修正 加6修正 结果正确 加0修正 结果错误 8421输入 8421输入 四 位 全 加 器 8421输出 四 位 全 加 器 修正控 制信号 故修正电路应含一个判 9 电路，当和数大 于9 时对结果加0110，小于等于 9 时加0000 十进制数 8421码十进制数相加“和数” 1 0 1 1 0 1 0 0 1 0 100 001 001 110 110 010 010 100 000 000 S1S2S3 二进制数相加的“和数” S0 1100 0001 1001 1110 0110 1010 0010 0100 1000 0000 S0S1S2S3 3 8 9 7 6 5 4 2 1 0 011 011 101 101 1 0 0 13 14 12 11 10 000 1 111 111 1 0 0 18 19 17 16 15 0001 1000 1001 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1100 0001 1001 1110 0110 1010 0010 0100 1000 0000 进位Co进位F 修正信号F应在有进位信号CO产生、或两个 8421BCD码相加之和为10-15的情况下产生。
相加之和大于9的化简 S3S1 S3S2 S3S2 S1S0 F=Co+S3S2+S3S1 =(Co′·(S3S2)′ ·(S3S1)′)′ A3 A2 A1 A0 B3 B2 B1 B0 CI CO S3 S2 S1 S0 A3 A2 A1 A0 B3 B2 B1 B0 CI CO S3 S2 S1 S0 F (1)相加之和小于9,加0修正 (2)有进位或相加之和大于9（F=1）,加6修正 (3)CO作进位输出 A3 A2 A1 A0 B3 B2 B1 B0 0 1(0 ) 1(0 ) 0 F =(Co′·(S3S2)′ ·(S3S1)′)′ 例5: 试用全加器构成二进制减法器 [解] 利用“加补”的概念，即可将减法用加法来实现 逻辑电路 “1” n一位加法器:半加器和全加器 n多位加法器:串行进位和超前进位(并行) n采用加法器设计组合逻辑电路的方法 ★BCD码相互转换； ★BCD码加法运算 ★二进制乘法 本节小结 。