数字电路总复习 组合逻辑电路.

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1、 第3章 组合逻辑电路 本章主要内容： 组合逻辑电路的分析与设计 编码器、译码器、比较器等组合 逻辑电路的分析 本章难点： 组合逻辑电路的分析与设计 3.13.1 组合逻辑电路的分析与设计方法组合逻辑电路的分析与设计方法 3.2 3.2 编码器编码器 3.3 3.3 译码器译码器 3.43.4 数据选择器数据选择器 3.53.5 加法器加法器 3.63.6 比较器比较器 第3章 组合逻辑电路 3.1 3.1 组合逻辑电路的分析与设计方法组合逻辑电路的分析与设计方法 组合电路：输出仅由输入决定，与电路当前状态无关；电路 结构中无反馈环路（无记忆） 3.1.1 3.1.1 组合逻辑电路的分析方法组

2、合逻辑电路的分析方法 一、组合逻辑电路分析的一般步骤一、组合逻辑电路分析的一般步骤 Z1 = F1(X1，X2，Xn) Z2 = F2(X1，X2，Xn) Zm = Fm(X1，X2， Xn) 在任何时刻，电路的输出只取 决于该时刻的输入，而与电路 的原来状态没有关系 组合逻 辑电路 分析 给定一组 合逻辑电 路 找出其输 入输出逻 辑关系 描述其逻 辑功能 评价是否 为最佳设 计方案 3.1.1 3.1.1 组合逻辑电路的分析方法组合逻辑电路的分析方法 所列步骤不必生搬硬套，应该根据实际情况灵活运用，适当删减。 对逻辑表达式的化简这里一般用代数法对逻辑表达式进行化简或变换。 由基本逻 辑门组

3、成 据每个逻辑门的输出 输入关系写出并化简 总结真值表 的规律 逻辑图 逻辑表达式 1 1 最简与或表 达式 化简 2 2 从输入到输出 逐级写出 3.1.1 3.1.1 组合逻辑电路的分析方法组合逻辑电路的分析方法 二、组合逻辑电路分析实例二、组合逻辑电路分析实例 最简与或 表达式 3 真值表 3 4 电路的逻 辑功能 当输入A、B、C 中有2个或3个为 1时，输出Y为1 ，否则输出Y为0 。所以这个电路 实际上是一种3 人表决用的组合 电路：只要有2 票或3票同意， 表决就通过。 4 3.1.1 3.1.1 组合逻辑电路的分析方法组合逻辑电路的分析方法 3.1.2 3.1.2 组合逻辑电路

4、的设计方法组合逻辑电路的设计方法 一、组合逻辑电路的设计步聚 实际逻辑问题逻辑电路 根据确定的输 入、输出变量 关系及逻辑赋 值列出真值表 。 将实际逻辑命 题转化为逻辑 关系。规定输 入、输出变量 以及各变量状 态的逻辑赋值 根据真值 表写出逻 辑函数表 达式。 设计质量标准：除了正 确实现逻辑功能，还要 看是否使用了最少数量 的逻辑门，逻辑门输入 变量数是否最少。 二、组合逻辑电路的设计实例 3.1.2 3.1.2 组合逻辑电路的设计方法组合逻辑电路的设计方法 真值表 电路功能描述 例例：设计一个楼上、楼下开关的控制逻辑电路来控制楼梯上的 路灯，使之在上楼前，用楼下开关打开电灯，上楼后，用

5、楼上 开关关灭电灯；或者在下楼前，用楼上开关打开电灯，下楼后 ，用楼下开关关灭电灯。 设楼上开关为A，楼下开关为B，灯泡为Y。并设A、B闭合时为 1，断开时为0；灯亮时Y为1，灯灭时Y为0。根据逻辑要求列出 真值表。 1 穷举法 1 3.1.2 3.1.2 组合逻辑电路的设计方法组合逻辑电路的设计方法 2 逻辑表达式 或卡诺图 最简与或 表达式 化简 3 2 已为最简与 或表达式 4 逻辑变换 5 逻辑电路图 用与非 门实现 用异或 门实现 3.2 3.2 编码器与译码器编码器与译码器 编码与译码编码与译码 编码：编码：以二进制码来表示给定的数字、字符信息。以二进制码来表示给定的数字、字符信息

6、。 码元：码元：一位二进制代码叫做一个码元，它有一位二进制代码叫做一个码元，它有0 0、1 1两种状态。两种状态。 二进制编码：二进制编码：用不同码字表示各种各样的信息。用不同码字表示各种各样的信息。 码字：码字：n n个码元可以有个码元可以有2 2 n n 种不同的组合，每种组合称为一个码字。种不同的组合，每种组合称为一个码字。 常用的编码：常用的编码：二进制编码（自然二进制码）、二二进制编码（自然二进制码）、二- -十制编码（十制编码（8421BCD8421BCD码）码） 、 字符编码（字符编码（ASCIIASCII码）码） 实现编码操作的电路称为编码器。 3.2.1 3.2.1 编码器编

7、码器 编码器表示方法：功能表（真值表）、逻辑图、逻辑表达式、波形图等 编码器功能：从m个输入信号中选中一个并编成一组二进制代码并行输 出 m2n 3.2.1 3.2.1 编码器编码器 一、二进制编码器 集成3位二进制优先编码器74LS148的真值表 输入：逻辑0(低电平）有效输出：逻辑0(低电平）有效 用n位二进 制代码对2n 个信号进行 编码的电路 3.2.1 3.2.1 编码器编码器 ST为使能输入端，低电平有效。YS为使能输出端，通常接至 低位芯片的端。YS和ST配合可以实现多级编码器之间的优先 级别的控制。YEX为扩展输出端，是控制标志。 YEX 0表示 是编码输出； YEX 1表示不

8、是编码输出。 集成3位二进制优先编码器74LS148的级联 16线-4线优先编码器 3.2.1 3.2.1 编码器编码器 二、二-十进制编码器 将十进制数 的09编成 二进制代码 的电路 二-十进制74LS147优先编码器真值表 3.2.1 3.2.1 编码器编码器 3.2.1 3.2.1 编码器编码器 3.2.2 3.2.2 译码器译码器 译码器功能：从n位并行输入的二进制代码，根据译码要求，选择 m个输出中的一个或几个输出译码信息 把代码状态的特定含义翻译出来的过程称为译码，实现译码操作 的电路称为译码器。 3.2.2 3.2.2 译码器译码器 一、二进制译码器 设二进制译码器的输入端为n

9、个，则输出端为2n个，且对应于输 入代码的每一种状态，2n个输出中只有一个为1（或为0），其余 全为0（或为1）。 二进制译码器可以译出输入变量的全部状态，故又称为变量译 码器。 74LS138译码器真值表 输入：自然二进制码输出：低电平有效 3.2.2 3.2.2 译码器译码器 3.2.2 3.2.2 译码器译码器 A2、A1、A0为二进制译码输入端， 为译码输出端（低电平有效），G1、 、 为选通控制端。当G11、 时，译码器处于工作状态；当G10、 时，译码器处于禁止状态。 74LS138的级联 3.2.2 3.2.2 译码器译码器 3.2.2 3.2.2 译码器译码器 二、二-十进制译

10、码器 把二-十进制代码翻译成10个十进制数字信号的电路，称为二-十 进制译码器。 二-十进制译码器的输入是十进制数的4位二进制编码（BCD码） ，分别用A3、A2、A1、A0表示；输出的是与10个十进制数字相对应 的10个信号，用Y9Y0表示。由于二-十进制译码器有4根输入线， 10根输出线，所以又称为4线-10线译码器。 3.2.2 3.2.2 译码器译码器 74LS42译码器真值表 3.2.2 3.2.2 译码器译码器 三、显示译码器 3.2.2 3.2.2 译码器译码器 1、数码显示器 用来驱动各种显示器件，从而将用二进制代码表示的数字、文字 、符号翻译成人们习惯的形式直观地显示出来的电

11、路，称为显示译码 器。 3.2.2 3.2.2 译码器译码器 b=c=f=g=1 a=d=e=0时 c=d=e=f=g=1 a=b=0时 3.2.2 3.2.2 译码器译码器 共阴极显示译码器真值表2、显示译码器 3.2.2 3.2.2 译码器译码器 逻辑表达式逻辑图 3.2.2 3.2.2 译码器译码器 74LS48显示译码器功能表 辅助端功能 3.2.2 3.2.2 译码器译码器 引脚排列图 3.2.2 3.2.2 译码器译码器 3.2.3 3.2.3 译码器的应用译码器的应用 一、构成数据分配器或时钟分配器一、构成数据分配器或时钟分配器 数据分配器也称多路分配器，它可以按地址的要求把数据

12、分配器也称多路分配器，它可以按地址的要求把1 1路输入数据分配到路输入数据分配到 多输出通道中某一个特定输出通道去。多输出通道中某一个特定输出通道去。 D D X X2 2 X X1 1 1 1 X X0 0 D D X X0 0 X X1 1 X X2 2 Y Y0 0 3.2.3 3.2.3 译码器的应用译码器的应用 二、实现逻辑函数二、实现逻辑函数 用译码器实现逻辑函数用译码器实现逻辑函数 1 1、把函数转换为最小项表达式或标准与或表达式、把函数转换为最小项表达式或标准与或表达式 A A B B C C 1 1 2 2、根据函数中的变量，选择译码器（选三变量译码器）、根据函数中的变量，选

13、择译码器（选三变量译码器） 1 F F 3 3、把译码器的输入、把译码器的输入 端分别接逻辑函数端分别接逻辑函数 的变量的变量 3.2.3 3.2.3 译码器的应用译码器的应用 三、用于灯光控制三、用于灯光控制 3.3 3.3 数据选择器数据选择器 一、一、4 4选选1 1数据选择器数据选择器 真值表 逻辑表达式 地 址 变 量 输 入 数 据 由地址码决定从 路输入中选择 哪路输出。 3.3 3.3 数据选择器数据选择器 逻辑图 3.3 3.3 数据选择器数据选择器 二、集成数据选择器二、集成数据选择器 集成双4选1数据选择器74LS153 选通控制端S为低电平有效，即S=0时芯片被选 中，

14、处于工作状态；S=1时芯片被禁止，Y0。 3.3 3.3 数据选择器数据选择器 3.3 3.3 数据选择器数据选择器 74LS151的真值表 3.3 3.3 数据选择器数据选择器 数据选择器的扩展 3.4 3.4 加法器加法器 一、半加器一、半加器 能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。 加数 向高 位的 进位 本位的和 3.4 3.4 加法器加法器 二、全加器二、全加器 能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进 制数相加，求得和及进位的逻辑电路称为全加器。 Ai、Bi：加数， Ci-1：低位来的进位， Si：本位的和， Ci：向高位的进位

15、。 3.4 3.4 加法器加法器 三、加法器三、加法器 实现多位二进制数相加的电路称为加法器 。 3.4 3.4 加法器加法器 串行加法器和并行加法器 串行加法器 四、加法器的应用四、加法器的应用 3.4 3.4 加法器加法器 1、8421 BCD码转换为余3码 BCD码+0011=余3码 2、二进制并行加法/减法器 C0-10时，B0=B，电路执行A+B 运算；当C0-11时，B1=B，电路 执行AB=A+B运算。 3.5 3.5 数据比较器数据比较器 一、一、1 1位数据比较器位数据比较器 用来完成两个二进制数的大小比较的逻辑电路称为数值比较器，简称比较器 。 设AB时L11；AB时L21；AB时L31。得1位数值比较器的真值表。 3.5 3.5 数据比较器数据比较器 逻 辑 表 达 式 逻 辑 图 3.5 3.5 数据比较器数据比较器 二、二、4 4位数据比较器位数据比较器 3.5 3.5 数据比较器数据比较器 真值表中的输入变量包括A3与B3、A2与B2、A1与B1 、A0与B0和A与B的 比较结果，AB、AB、 AB必须预先预置为0 ，最低4位的级联输入端A B和A=B 必须预先预置为0、1。 3.5 3.5 数据比较器数据比较器 并联扩展