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1、第6章存储器n教学重点n半导体存储器的分类n芯片SRAM2114和DRAM4116n芯片EPROM2764和EEPROM2817An存储器与CPU的连接存储器n微型计算机的存储结构n寄存器位于CPU中n高速缓存(CACHE)分CPU内部、外部，还分一级、二级n主存由半导体存储器(ROMRAM)构成n辅存指磁盘、磁带、磁鼓、光盘等大容量存储器，采用磁、光原理工作n本章讨论半导体存储器及组成主存的方法CPU（寄存器）CACHE（高速缓存）主存（内存）辅存（外存）6.1半导体存储器的分类n按制造工艺分类n双极型：速度快、集成度低、功耗大nMOS型：速度慢、集成度高、功耗低n按使用属性分类n随机存取存
2、储器RAM：可读可写、断电丢失n只读存储器ROM：只读、断电不丢失详细分类，请看图示：P176图6-2图6-2半导体存储器的分类半导体存储器只读存储器（ROM）随机存取存储器（RAM）静态RAM（SRAM）动态RAM（DRAM）非易失RAM（NVRAM）掩膜式ROM一次性可编程ROM（PROM）紫外线擦除可编程ROM（EPROM）电擦除可编程ROM（EEPROM）6.2读写存储器RAM类型构成速度集成度应用SRAM触发器快低小容量系统DRAM极间电容慢高大容量系统NVRAM带微型电池快低小容量非易失6.2.1基本存储电路1.六管静态存储电路P177-1782.单管动态存储电路P178SRAM芯
3、片的内部结构D行地址译码列地址译码A3A2A1A0A4A5A6A710015151CSOEWE输入缓冲输出缓冲6管基本存储单元列选通6.2.2RAM的结构半导体存储器芯片的结构（一）存储体由基本存储电路构成，用来存储信息，通常排列成矩阵。（二）外围电路地址译码电路根据输入的地址编码来选中芯片内某个特定的存储单元。IO电路处于数据总线和被选中单元之间，控制被选中单元读出或写入，有放大作用。片选控制端CS和读写控制逻辑。数据缓冲电路数据输入输出通道。3.地址译码电路译码器A5A4A3A2A1A06301存储单元64个单元行译码A2A1A0710列译码A3A4A501764个单元单译码结构双译码结构
4、p2464.一个实例SRAM芯片2114n存储容量为10244n18个引脚：n10根地址线A9A0n4根数据线IO4IO1n片选CSn读写WE123456789181716151413121110VccA7A8A9IO1IO2IO3IO4WEA6A5A4A3A0A1A2CSGND功能功能SRAM芯片6264n存储容量为8K8n28个引脚：n13根地址线A12A0n8根数据线D7D0n2根片选CS1、CS2n读写WE、OE功能功能+5VWECS2A8A9A11-OEA10CS1D7D6D5D4D3NCA12A7A6A5A4A3A2A1A0D0D1D2GND12345678910111213142
5、8272625242322212019181716156.2.3RAM与CPU的连接n半导体存储器与CPU的连接是本章的重点nSRAM、EPROM与CPU的连接n其译码方法同样适合IO端口存储芯片与CPU的连接n存储芯片数据线的处理n存储芯片地址线的处理n存储芯片片选端的处理n存储芯片读写控制线的处理nP182连接时需注意的几个方面1.存储芯片数据线的处理n若芯片的数据线正好8根：n一次可从芯片中访问到8位数据n全部数据线与系统的8位数据总线相连n若芯片的数据线不足8根：n一次不能从一个芯片中访问到8位数据n利用多个芯片扩充数据位（数据宽度）n这种扩充方式称“位扩充”位扩充2114（1）A9A
6、0IO4IO1片选D3D0D7D4A9A02114（2）A9A0IO4IO1CECE两片同时选中数据分别提供2.存储芯片地址线的连接n芯片的地址线通常应全部与系统的低位地址总线相连n寻址时，这部分地址的译码是在存储芯片内完成的，我们称为“片内译码”片内译码地址线A9A0存储芯片存储单元片内译码000H001H002H3FDH3FEH3FFH000000010010110111101111（16进制表示）A9A0片内10位地址译码10位地址的变化：全0全1存储芯片片选端的译码n存储系统常需要利用多个存储芯片进行容量的扩充，也就是扩充存储器的地址范围n这种扩充简称为“地址扩充”或“字扩充”n进行“
7、地址扩充”时，需要利用存储芯片的片选端来对存储芯片（芯片组）进行寻址n通过存储芯片的片选端与系统的高位地址线相关联来实现对存储芯片（芯片组）的寻址，常用的方法有：n全译码全部高位地址线与片选端关联（参与芯片译码）n部分译码部分高位地址线与片选端关联（参与芯片译码）n线选法某根高位地址线与片选端关联（参与芯片译码）n片选端常有效无高位地址线与片选端关联（不参与芯片译码）地址扩充（字扩充）片选端D7D0A19A10A9A0（2）A9A0D7D0CE（1）A9A0D7D0CE译码器00000000010000000000低位地址线高位地址线片选端常有效A19A15A14A0全0全1D7D027256
8、EPROMA14A0CE片选端常有效与A19A15无关译码和译码器n译码：将某个特定的“编码输入”翻译为唯一一个“有效输出”的过程n译码器件：n采用门电路组合逻辑进行译码n采用集成译码器进行译码，常用的器件有：n2-4（4选1）译码器74LS139n3-8（8选1）译码器74LS138n4-16（16选1）译码器74LS154译码器74LS13812345678910111213141516ABCE1E2E3Y7GNDY6Y5Y4Y3Y2Y1Y0Vcc74LS138引脚图Y0Y1Y2Y3Y4Y5Y6Y7E3E2E1CBA74LS138原理图示例示例74LS138连接示例E3E2E1CBAY0Y
9、1Y2Y3Y4Y5Y6Y774LS1385VA19A18A17A16A15若A19A18A17A16A15输入“00101”，哪个输出端有效？若A19A18A17A16A15输入“10101”，哪个输出端有效？全译码n所有的系统地址线均参与对存储单元的译码寻址n包括低位地址线对芯片内各存储单元的译码寻址（片内译码），高位地址线对存储芯片的译码寻址（片选译码）n采用全译码，每个存储单元的地址都是唯一的，不存在地址重复n译码电路可能比较复杂、连线也较多示例示例全译码示例A19A18A17A15A14A13A16CBAE3138A12A0CEY6E2E1IOM2764请看地址分析1C000H1DFF
10、FH全0全100011100001110地址范围A12A0A19A18A17A16A15A14A13全译码示例地址分析部分译码n只有部分（高位）地址线参与对存储芯片的译码n每个存储单元将对应多个地址（地址重复），需要选取一个可用地址n可简化译码电路的设计n但系统的部分地址空间将被浪费示例示例部分译码示例138A17A16A11A0A14A13A12(4)(3)(2)(1)2732273227322732CBAE3E2E1IOMCECECECEY0Y1Y2Y3请看地址分析部分译码示例地址分析1234芯片10101010A19A1520000H20FFFH21000H21FFFH22000H22F
11、FFH23000H23FFFH全0全1全0全1全0全1全0全1000001010011一个可用地址A11A0A14A12线选译码n只用少数几根高位地址线进行芯片的译码，且每根负责选中一个芯片（组）n虽构成简单，但地址空间严重浪费n必然会出现地址重复n一个存储地址会对应多个存储单元n多个存储单元共用的存储地址不应使用示例示例线选译码示例A14A12A0A13(1)2764(2)2764CECE请看地址分析线选译码示例地址分析12芯片A19A1504000H05FFFH02000H03FFFH全0全1全0全11001一个可用地址A12A0A14A13切记：A14A13“00”的情况不能出现，此时0
12、0000H01FFFH的地址将不能使用片选端译码小结n存储芯片的片选控制端可以被看作是一根最高位地址线n在系统中，主要与地址发生联系：包括地址空间的选择（接系统的IOM信号）和高位地址的译码选择（与系统的高位地址线相关联）n对一些存储芯片通过片选无效可关闭内部的输出驱动机制，起到降低功耗的作用3.存储芯片的读写控制n芯片OE与系统的读命令线相连n当芯片被选中、且读命令有效时，存储芯片将开放并驱动数据到总线n芯片WE与系统的写命令线相连n当芯片被选中、且写命令有效时，允许总线数据写入存储芯片分析P183图6-9图8-12图6-13综合举例一个综合性例子(最大组态)CS1A12OECS26264A
13、11A0WE138CBAY0Y1Y2E3E2E3+5VA17A16A11A0D7D0A12A15A14A13MEMRMEMW+5VCS2CS1A12OED7D0D7D06264A11A0WECEOE2732A11A0D7D0CEOE2732A11A0D7D0请进行地址分析综合举例地址分析000001010010A15A1300000H01FFFH02000H03FFFH04000H04FFFH05000H05FFFH一个可用地址XX00XX00XX00XX00A19A166264-16264-22732-12732-2芯片全0全1全0全1A12A11A0全0全1全0全1018选1译码2选1译码
14、通过与门组合这2个译码输出信号32K8的SRAM芯片6225612345678910111213141516171819202122232425262728A14A12A7A6A5A4A3A2A1A0D0D1D2GNDD3D4D5D6D7CSA10OEA11A9A8A13WEVcc62256引脚图A14A13A12A11A10A9A8A7A6A5A4A3A2A1A0OECSWED7D6D5D4D3D2D1D062256逻辑图6.2.464位动态RAM存储器nDRAM的基本存储单元是单个场效应管及其极间电容n必须配备“读出再生放大电路”进行刷新n每次同时对1行的存储单元进行刷新n每个基本存储单元
15、存储1位二进制数n许多个基本存储单元形成行、列存储矩阵nDRAM一般采用“位结构”存储体：n每个存储单元存放1位n需要8个存储芯片构成1个字节存储单元n每个字节存储单元拥有1个唯一地址DRAM芯片的内部结构T5T4T3T2T1VDD读出再生放大电路列128列2DINDOUT列1行128行66行65行64行2行1IO缓冲单管基本存储单元读出再生放大电路1.DRAM芯片2164n存储容量为64K1n16个引脚：n8根地址线A7A0n1根数据输入线DINn1根数据输出线DOUTn行地址选通-RASn列地址选通-CASn读写控制WEP258图5-21内部结构图NCDINWERASA0A2A1VDDVS
16、SCASDOUTA6A3A4A5A7123456781615141312111092164n存储体由4个128128的存储矩阵。n7条行地址产生128个行选信号，7条列地址产生128个列选信号，同时加到4个存储矩阵上，选中4个单元，最后由RA7和CA7选中1个单元进行读写。nWE为高，读，WE为低，写。DRAM2164的刷新采用“仅行地址有效”方法刷新n行地址选通RAS有效，传送行地址，在4个存储矩阵中都选中1行，每次同时刷新512个单元。n列地址选通CAS无效，没有列地址Intel的读周期、写、读-修改-写周期（略）5.Intel2164A的刷新周期512个读出放大器，按行刷新，同时书信刷新512个单元。刷新是读出重写，数据不会读出至数据线。6.3现代RAMn先期EDODRAM
