《电工与电子技术基础 第14章 双稳态触发器和时序逻辑电路.》由会员分享，可在线阅读，更多相关《电工与电子技术基础 第14章 双稳态触发器和时序逻辑电路.（76页珍藏版）》请在金锄头文库上搜索。
1、 电工与电子技术基础 华南理工大学电子与信息学院 第14章 双稳态触发器与 时序逻辑电路 14.1 双稳态触发器 14.2 寄存器 14.3 计数器 电工与电子技术基础 第14章 双稳态触发器和时序逻辑电路 数 字 电 路 组合逻辑电路 时序逻辑电路 由逻辑门组成 由触发器组成 输出信号随着输 入信号消失 输出信号没有消失。 具有记忆功能！ 返回 电工与电子技术基础 第14章 双稳态触发器和时序逻辑电路 14.1 双稳态触发器 双稳态触发器的输出状态为0或1； 输出状态不仅和现时的输入有关，还与 原来的输出状态有关； 双稳态触发器具有记忆功能。 目前常用的有R-S触发器、D型触发器、 JK触发
2、器等。 双稳态触发器的内部由逻辑门组成； 返回 电工与电子技术基础 第14章 双稳态触发器和时序逻辑电路 14.1.1 R-S触发器 1.基本R-S触发器 反馈线 两个输入端 两个输出端，状态相反。 负 脉 冲 低电平 使触发 器输出 0或1。 电工与电子技术基础 第14章 双稳态触发器和时序逻辑电路 逻辑功能分析： 设原状态： 01 01 1 1 0 输出仍保持： 0 返回 电工与电子技术基础 第14章 双稳态触发器和时序逻辑电路 设原状态： 10 0 1 1 1 0输出变为： RD=0, SD=1时,不论原来状态如何，Q = 0 。 0 返回 电工与电子技术基础 第14章 双稳态触发器和时
3、序逻辑电路 设原状态： 01 1 0 0 1 1 输出变为： 0 返回 电工与电子技术基础 第14章 双稳态触发器和时序逻辑电路 设原状态： 10 1 0 0 1 1 输出仍为： 0 RD=1, SD=0时,不论原来状态如何，Q = 1 。 返回 电工与电子技术基础 第14章 双稳态触发器和时序逻辑电路 设原状态： 01 1 1 1 0 输出仍为： 1 0 0 返回 电工与电子技术基础 第14章 双稳态触发器和时序逻辑电路 设原状态： 10 1 1 0 1 输出仍为： 0 1 1 RD=1, SD=1时, Q 保持原来状态不变。 返回 电工与电子技术基础 第14章 双稳态触发器和时序逻辑电路
4、设原状态： 01 0 0 1 输出全为1，实 际工作中这是不 允许出现的！因 为，当RD、SD 的低电平信号消 失后，输出端的 状态不能确定。 1 当RD=SD=0同时变为1时，翻转快的门输出变 为0，另一个不翻转。例如，B门翻转快. 1 10 0 1 返回 电工与电子技术基础 第14章 双稳态触发器和时序逻辑电路 真值表 : 1 10 1 0 1 0 1 00不定 同时变1后输出 状态不能确定。 置1端 置0端 基本R-S触发器是其它触发器组成的一部分， 其作用是预置其它触发器的初始状态。 返回 电工与电子技术基础 第14章 双稳态触发器和时序逻辑电路 2.可控RS触发器 由基本RS触发器外
5、加两个导引门和时钟脉冲 控制端组成。 直接置0端或置1端 时钟脉冲控制端 C=0时，触发器状态 不变； C=1时，触发器状态 由输入信号决定。 时钟脉冲的控制作用： 返回 电工与电子技术基础 第14章 双稳态触发器和时序逻辑电路 逻辑功能分析： 设原状态： C=0 时，触发器状态 不变。 11 01 由置0端加负脉冲实现。 1 C=1 时，触发器状态 由R和S决定。 10 10 1 1 0 R=0, S=1时, Q 1。 0 1 返回 电工与电子技术基础 第14章 双稳态触发器和时序逻辑电路 设原状态： 01 1 10 10 1 1 0 R=1, S=0时, Q 0。 1 C=1 时，触发器状
6、态 由R和S决定。 返回 电工与电子技术基础 第14章 双稳态触发器和时序逻辑电路 设原状态： 01 1 00 11 1 0 R=0, S=0时, Q 0不变。 1 C=1 时 1 0 0 返回 电工与电子技术基础 第14章 双稳态触发器和时序逻辑电路 C=1 时， R=0, S=0时, Q 1不变。 10 1 00 111 1 0 1 0 设原状态： 1 R=0, S=0时,不论原来状态如何，Q 保持不变 。 返回 电工与电子技术基础 第14章 双稳态触发器和时序逻辑电路 设原状态： 01 1 11 00 1 R=1, S=1时, Q 的状态 不定。 1 C=1 时 1 返回 电工与电子技术
7、基础 第14章 双稳态触发器和时序逻辑电路 真值表 : 1 10 0 0 0 0 1 11不定 禁态，时钟脉冲消失后， 输出状态不能确定。 置1端 置0端 前沿触发 可控RS触发器虽然结构简单，但是组成 计数器时存在空翻，因此不常用。 返回 电工与电子技术基础 第14章 双稳态触发器和时序逻辑电路 14.1.2 J-K触发器 主从型JK触发器是由两个可控RS触发器 外加一个非门组成。其中F1和F2为RS触发器。 主触发器 从触发器 时钟脉冲 反馈线 返回 电工与电子技术基础 第14章 双稳态触发器和时序逻辑电路 功能分析： 时钟没来之前，首 先将触发器置0， 即 C=0时,主触发器不 工作，从
8、触发器工 作，接收信息。 0 C=1时，主触发器工 作，从触发器不工 作； 0 1 0 0 1 返回 电工与电子技术基础 第14章 双稳态触发器和时序逻辑电路 （1）J=1 , K=0 0 当C=1时，主触发器 工作，从触发器不 工作； 10 1 0 0 0 1 返回 电工与电子技术基础 第14章 双稳态触发器和时序逻辑电路 （1）J=1 , K=0 0 10 1 0 1 0 当C=0时，主触发器 不工作，从触发器 工作；接收信息。 0 1 1 后沿 返回 电工与电子技术基础 第14章 双稳态触发器和时序逻辑电路 （2）J=1 , K=1 0 当C=1时，主触发器 工作，从触发器不 工作； 1
9、1 1 0 0 0 1 返回 电工与电子技术基础 第14章 双稳态触发器和时序逻辑电路 （2）J=1 , K=1 0 11 1 0 1 0当C=0时，主触发器 不工作，从触发器 工作；接收信息。 0 1 1 后沿 返回 电工与电子技术基础 第14章 双稳态触发器和时序逻辑电路 （2）J=1 , K=1 1 当C=1时，主触发器 工作，从触发器不 工作； 11 1 0 1 1 0 返回 电工与电子技术基础 第14章 双稳态触发器和时序逻辑电路 （2）J=1 , K=1 1 11 1 0 1 1 0 当C=0时，主触发器 不工作，从触发器工 作；接收信息。 0 1 0 由上分析可见：当J=1，K=
10、1时，在时钟脉冲的后 沿来到时，触发器翻转，原来是0就翻成1，原来 是1就翻成0。 返回 电工与电子技术基础 第14章 双稳态触发器和时序逻辑电路 真值表 真值表和逻辑符号 逻辑符号 应用：组成分频器、寄存器和计数器。 触发器 后沿翻转 返回 电工与电子技术基础 第14章 双稳态触发器和时序逻辑电路 C K J 【例14.1】已知JK触发器的输入波形如图所 示，试画出 的波形。 返回 电工与电子技术基础 第14章 双稳态触发器和时序逻辑电路 【例14.2】已知JK触发器如图所示，试画出 在 时钟脉冲的作用下，输出端Q的波形。 解 J-K触发器接成计数状态，组成2分频器。 返回 电工与电子技术基
11、础 第14章 双稳态触发器和时序逻辑电路 14.1.3 D 触发器 为了解决空翻问题，由 六个与非门组成维持阻 塞型D触发器，逻辑电路 如图所示。 & e & f & c & d & a & b DC 逻辑符号 触发器 前沿翻转 一个输入端 返回 电工与电子技术基础 第14章 双稳态触发器和时序逻辑电路 其翻转过程请自行分析。 真值表 D触发器的输出 状态随着输入状 态变化。 返回 电工与电子技术基础 第14章 双稳态触发器和时序逻辑电路 C D 【例14.3】画出D触发器的输出波形。 返回 电工与电子技术基础 第14章 双稳态触发器和时序逻辑电路 【例14.4】画出D触发器的输出波形。 解
12、电工与电子技术基础 第14章 双稳态触发器和时序逻辑电路 (74LS73) J-K触发器 的管脚图 (74LS74) D触发器的 管脚图 返回 电工与电子技术基础 第14章 双稳态触发器和时序逻辑电路 14.2 寄存器 寄存器：数码寄存器和移位寄存器。 寄存器的组成：触发器及其附加逻辑门。 寄存数码的位数：n个触发器可以寄存n位数码。 寄存数码的输入方式：并行输入与串行输入。 寄存数码的输出方式：并行输出与串行输出。 返回 电工与电子技术基础 第14章 双稳态触发器和时序逻辑电路 返回 14.2.1 数码寄存器 【例14.5】四位数码寄存器 分析： 送入寄存数码 1 0 1 1 清零 0 0
13、0 0 寄存数码 0 1 0 0 1 0 1 1 取出数码 1 0 1 1 电工与电子技术基础 第14章 双稳态触发器和时序逻辑电路 返回 14.2.2 移位寄存器 移位：来一个时钟脉冲，寄存器就寄存一位数码 ，所存的数码在时钟脉冲的作用下，向左或向右 移动。根据移位的方向，分成左移寄存器、右移 寄存器和双向移位寄存器。 寄存数码的输入、输出方式： 1.串行输入、串行输出； 2.串行输入、并行输出； 3.并行输入、串行输出； 4.并行输入、并行输出； 电工与电子技术基础 第14章 双稳态触发器和时序逻辑电路 【例14.6】四位左移寄存器 数码左移一位 清零 左移控制端 为高电平 0 0 0 0
14、 1 C=1,送最高位1 100 00 1 0 0 0 C=2,送次高位11 11 11 返回 左移控制端 左移：在移位脉冲作用下，寄存器中的数码依次由高位 向低位移动一位，称为左移。反之，称为右移。 数码左移二位 寄存数码：1101 电工与电子技术基础 第14章 双稳态触发器和时序逻辑电路 工作原理分析： C=3,送次低位0 0 0 0 0 1 100 00 1 0 0 0 1 11 11 数码左移三位 0 101 011 C=4,送最低位1 1 1011 1011 数码左移四位 经4个移位脉冲 ，数码1101存入 寄存器中。 若要串行取出1101，需经4个时钟脉 冲，从最低位触发器的输出端
15、取出。 返回 左移控制端 电工与电子技术基础 第14章 双稳态触发器和时序逻辑电路 74LS173四位寄存器：并入、并出工作方式。 14.2.3 集成寄存器简介 送数控制端， 低电平有效。 取数控制端， 低电平有效。 清零端， 高电平有效。 寄存指令， 高电平有效。 返回 电工与电子技术基础 第14章 双稳态触发器和时序逻辑电路 返回 清零 寄存数码过程： 送数控制端置00 接入时钟脉冲 加入寄存数码 1 0 1 0 1010数码被寄存 取数控制端置00 取出1010 1 0 1 0 1 0 1 0 电工与电子技术基础 第14章 双稳态触发器和时序逻辑电路 返回 14.3 计数器 计数器： 累计输入脉冲的个数。可以进行加法计数 、减法计数及可逆计数。 工作方式： 二进制计数器；计数器种类： N进制计数器。 十进制计数器； 同步和异步。 电工与电子技术基础 第14章 双稳态触发器和时序逻辑电路 返回 14.3.1 二进制加法计数器 异步：时钟脉冲只加在最低位触发器的时钟脉冲 端，相邻高位触发器的时钟脉冲由相邻低位触发 器的输出信号提供。因此各个触发器输出状态转 换的时间不
