《基于veriloghdl的异步fifo设计毕业设计》由会员分享，可在线阅读，更多相关《基于veriloghdl的异步fifo设计毕业设计（38页珍藏版）》请在金锄头文库上搜索。
1、题 目 基于verilog hdl的异步FIFO设计 毕业设计（论文）原创性声明和使用授权说明原创性声明本人郑重承诺：所呈交的毕业设计（论文），是我个人在指导教师的指导下进行的研究工作及取得的成果。尽我所知，除文中特别加以标注和致谢的地方外，不包含其他人或组织已经发表或公布过的研究成果，也不包含我为获得 及其它教育机构的学位或学历而使用过的材料。对本研究提供过帮助和做出过贡献的个人或集体，均已在文中作了明确的说明并表示了谢意。作 者 签 名： 日 期： 指导教师签名： 日期： 使用授权说明本人完全了解 大学关于收集、保存、使用毕业设计（论文）的规定，即：按照学校要求提交毕业设计（论文）的印刷本
2、和电子版本；学校有权保存毕业设计（论文）的印刷本和电子版，并提供目录检索与阅览服务；学校可以采用影印、缩印、数字化或其它复制手段保存论文；在不以赢利为目的前提下，学校可以公布论文的部分或全部内容。作者签名： 日 期： 学位论文原创性声明本人郑重声明：所呈交的论文是本人在导师的指导下独立进行研究所取得的研究成果。除了文中特别加以标注引用的内容外，本论文不包含任何其他个人或集体已经发表或撰写的成果作品。对本文的研究做出重要贡献的个人和集体，均已在文中以明确方式标明。本人完全意识到本声明的法律后果由本人承担。作者签名： 日期： 年 月 日学位论文版权使用授权书本学位论文作者完全了解学校有关保留、使用
3、学位论文的规定，同意学校保留并向国家有关部门或机构送交论文的复印件和电子版，允许论文被查阅和借阅。本人授权 大学可以将本学位论文的全部或部分内容编入有关数据库进行检索，可以采用影印、缩印或扫描等复制手段保存和汇编本学位论文。涉密论文按学校规定处理。作者签名：日期： 年 月 日导师签名： 日期： 年 月 日注 意 事 项1.设计（论文）的内容包括：1）封面（按教务处制定的标准封面格式制作）2）原创性声明3）中文摘要（300字左右）、关键词4）外文摘要、关键词 5）目次页（附件不统一编入）6）论文主体部分：引言（或绪论）、正文、结论7）参考文献8）致谢9）附录（对论文支持必要时）2.论文字数要求：
4、理工类设计（论文）正文字数不少于1万字（不包括图纸、程序清单等），文科类论文正文字数不少于1.2万字。3.附件包括：任务书、开题报告、外文译文、译文原文（复印件）。4.文字、图表要求：1）文字通顺，语言流畅，书写字迹工整，打印字体及大小符合要求，无错别字，不准请他人代写2）工程设计类题目的图纸，要求部分用尺规绘制，部分用计算机绘制，所有图纸应符合国家技术标准规范。图表整洁，布局合理，文字注释必须使用工程字书写，不准用徒手画3）毕业论文须用A4单面打印，论文50页以上的双面打印4）图表应绘制于无格子的页面上5）软件工程类课题应有程序清单，并提供电子文档5.装订顺序1）设计（论文）2）附件：按照任
5、务书、开题报告、外文译文、译文原文（复印件）次序装订基于Verilog HDL的异步FIFO设计与实现摘 要在现代IC设计中，特别是在模块与外围芯片的通信设计中，多时钟域的情况不可避免。当数据从一个时钟域传递到另一个域，并且目标时钟域与源时钟域不相关时，这些域中的动作是不相关的，从而消除了同步操作的可能性，并使系统重复地进入亚稳定状态，造成系统时钟时序上的紊乱。为了有效的解决这个问题，我们采用一种异步FIFO（先进先 出）存储器来实现。本文提出一种新颖的异步FIFO设计方案，它通过先比较读写地址并结合象限检测法产生异步的空/满标志，再把异步的空/满标志同步到相应的时钟域。通过仿真验证，该方法是
6、稳定有效的。关键词：异步；FIFO；亚稳态；格雷码；结绳法Design and accomplish asynchronous FIFO based on Verilog HDLAbstract In modern IC design, particularly in the communications module and peripheral chip design, multiple clock domains of the inevitable. When data passes from one clock domain to another domain, and the tar
7、get clock domains are not associated with the source clock domain, these domains are not related movements, thus eliminating the possibility of simultaneous operation and allows the system to enter the sub-repeat steady-state, causing disorder on the system clock timing. In order to effectively solv
8、e this problem, we use a asynchronous FIFO (FIFO) memory to achieve. This paper proposes a novel asynchronous FIFO design, which compared reading and writing through the first address and generate an asynchronous combination of quadrant detection empty / full flag, then asynchronous empty / full fla
9、g synchronized to the corresponding clock domain. The simulation results that the method is stable and effective.Key Words: asynchronous; FIFO; metastable state; Gray code; tie knots France目 录1 引言11.1 FIFO研究意义11.2 生产需求状况11.3 存储器外发展状况21.4 FIFO设计技术简介41.4.1 基于信元的FIFO设计方法41.4.2 基于SRAM/DRAM的大容量FIFO的设计与实现
10、41.5 异步FIFO设计中存在的问题及解决办法51.5.1 亚稳态51.5.2 空/满指针的解决方法61.6 论文主要内容62 异步FIFO工作原理简介72.1 关于异步信号72.2 异步FIFO芯片简介82.3 FIFO的一些重要参数92.4 异步FIFO设计的难点102.4.1 异步FIFO设计难点概述102.4.1.1 解决FIFO的满/空技术方法概述和特点102.4.1.2 亚稳态问题的产生及解决102.5 FIFO的功能简介112.6 Modelsim仿真工具简介112.6.1 主要特点112.7 Verilog HDL语言的简介122.8 HDL语言122.8.1 HDL与原理图
11、输入法的关系132.8.2 HDL开发流程133 异步FIFO实现的技所涉及的技术及其解决方法143.1格雷码143.2结绳法144 异步FIFO具体实现方法164.1 亚稳态问题的解决方案164.1.1 问题的产生164.1.2 常见的解决方法164.1.2.1 格雷码编码法164.1.2.2 双触发器法174.1.2.3 结绳法174.2 基于异步比较FIFO逻辑标志的产生184.2.1 设计思想184.2.2 标志位的产生194.2.2.1 异步比较FI FO逻辑标志与时钟的同步194.2.2.2 保守的空/满标志214.2.2.3 半满、将近满、将近空的产生224.2.2.4 FIFO
12、异步空/满信号的同步234.3 仿真验证和综合235 总结245.1 异步FIFO设计的总结245.2 设计方法的不足之处24附录一25参考文献301 引言1.1 FIFO研究意义随着计算机、多媒体和数据通信技术的高速发展，数字图像、语音等数据传输技术近年来得到了极大的重视和长足的发展，并取得了广泛的应用。如何保障这些语音、图像等数据传输的准确性、及时性？如何高效率高速度地传输这些数据？这些都是当今信息领域的科研人员所必须回答和解决的问题。而往往在这些数据传输系统中，又会遇到不同系统接口间数据的传输。通常在两个相连接的不同电路系统之间，因为每个系统的数据传输速度不同，在系统的接口部分就会出现数
13、据输入速度和输出速度不同，也就是会发生数据传输速率不匹配的问题。这种情况往往会让传输的数据产生复写或丢失，降低数据的传输速率，同时也因为数据复写、丢失和无效数据的读入，将会产生数据出错，因此需要在不同系统的接口处设计数据传输单元来实现数据的高速高效传输。在现代的系统设计中，为了提高系统的性能，设计者对数据的传输率、数据的传输量，对系统各部分之间的接口部分不同的数据输入和接收传输率的匹配有越来越高的要求，而 FIFO存储器以其合理的价格、使用的方便灵活性以及上述的对速度匹配的应用而成为解决这类问题的理想途径，因此FIFO 存储器在计算机、多媒体和数据通信领域都有着广泛的应用，因此对FIFO的研究
14、与设计应用具有理论上和实际应用上的双重意义。 在现在的设计中，FIFO的设计方法主要有两种。一种是在FPGA中基于信元的FIFO设计方法，另一种是基于SDRAM/DRAM的大容量的FIFO的设计方法。1.2 生产需求状况3FPGA（现场可编程逻辑器件）产品的应用领域已经从原来的通信扩展到消费电子、汽车电子、工业控制、测试测量等广泛的领域。而应用的变化也使FPGA产品近几年的演进趋势越来越明显：一方面，FPGA供应商致力于采用当前最先进的工艺来提升产品的性能，降低产品的成本；另一方面，越来越多的通用IP（知识产权）或客户定制IP被引入FPGA中，以满足客户产品快速上市的要求。此外，FPGA企业都在大力降低产品的功耗，满足业界越来越苛刻的低功耗需求。在FPGA设计中，FIFO（先进先出队列）的设计是一种在电子系统得到广泛应用的器件，通常用于数据的缓存和用于容纳异步信号的频率或相位的差异。电子产品的更新速度很快，品种也在也逐渐增多，所以缓存对于电子产品的工作速度来说是相当重要的，这也就使得FIFO的应用更加广泛。所以FIFO的研发在一定意义上已经尽量的满足了市场对产品的高速度的要求。1.3 存储器的发展状况FIFO，简单的说就是一种
