《基于vhdl的智力竞赛抢答器设计》由会员分享，可在线阅读，更多相关《基于vhdl的智力竞赛抢答器设计（16页珍藏版）》请在金锄头文库上搜索。
1、 摘 要 本课程设计主要内容是利用EDA技术设计一个可容纳四组选手的智力竞赛抢答器，全面熟悉、掌握VHDL语言基本知识，掌握利用VHDL语言对常用的组合逻辑电路和时序逻辑电路编程。本课程设计的开发仿真工具是MAX+plus II，采用自顶向下、逐层细化的设计方法设计整套系统，顶层模块用图形描述，底层文件用VHDL语言描述。通过波形仿真，实现了智力竞赛抢答器的基本功能，达到了设计要求。关键字 智力竞赛抢答器；EDA技术；VHDL；MAX+plus II；自顶向下1 引 言 20世纪90年代，引进数字系统设计方法发生突破性变革的技术是VHDL（Very High Speed Integrated
2、Circuit Hardware Description Language，超高速集成电路硬件描述语言）。它是一种IEEE-1076标准所规范的硬件描述语言，主要用于算法级、寄存器级到门级的多种抽象设计层次的数字系统建模，已成为电子设计自动化（EDA）的一种重要手段。本课程设计的主要目的是：全面熟悉、掌握VHDL语言基本知识，掌握利用VHDL语言对常用的的组合逻辑电路和时序逻辑电路编程，把编程和实际结合起来，熟悉编制和调试程序的技巧，掌握分析结果的若干有效方法，进一步提高上机动手能力，培养设计综合电路的能力，养成编写文档资料的习惯和规范编程的思想。2 智力竞赛抢答器的主要功能 设计一个4人参加
3、的智力竞赛抢答计时器。该系统具有回答问题时间控制的功能，要求回答问题时间小于等于100秒(显示为099)，时间显示采用倒计时方式。当达到限定时间时，发出声响以示警告；当有某一参赛者首先按下抢答开关时，相应显示灯亮并伴有声响，此时抢答器不再接受其他输入信号。智力竞赛抢答器的功能分块如图2-1所示。 顶层文件QDQdaojishi模块sanxuanyi模块pianxuan模块xianshi模块jianbie模块suocunqi模块zhuanhuan模块图2-1智力竞赛抢答器功能模块划分图该智力竞赛抢答器分为七个模块，分别为：鉴别模块、锁存器模块、转换模块、选择输出模块、倒计时模块、片选模块和显示模
4、块。3 主要功能的实现3.1 鉴别功能鉴别模块jianbie如图3-1所示，输入信号CLK和CLR，若CLR=“0”，表示无人按键，输出信号Q为0；若CLR=“1”，表示有人按键，输出信号Q为1。图3-1 jianbie模块 鉴别模块源代码如下：LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;ENTITY jianbie ISPORT(CLK,CLR:IN STD_LOGIC; Q :OUT STD_LOGIC);END jianbie;ARCHITECTURE jianbie_mk OF jianbie ISBEGINPROCESS(CLK,CLR)BEG
5、INIF CLR=0THEN -利用IF_THEN_ELSE语句 Q=0;ELSIF CLKEVENT AND CLK=0THEN -检测时钟下降沿 Q=1;END IF;END PROCESS;END jianbie_mk; 鉴别模块程序调试波形如图3-2所示，给CLK一个时钟信号，在某一时刻开始赋给CLR一个高电平，则从下一个时钟下降沿开始Q输出高电平。图3-2鉴别模块仿真波形图3.2 锁存器功能锁存器模块suocunqi如图3-3所示，锁存器对四位答题者的结果进行锁存，并将其赋给输出信号Q1，Q2，Q3，Q4。图3-3 suocunqi模块 锁存器模块源代码如下：LIBRARY IEEE
6、;USE IEEE.STD_LOGIC_1164.ALL;ENTITY suocunqi ISPORT(D1,D2,D3,D4:IN STD_LOGIC; CLK,CLR:IN STD_LOGIC; Q1,Q2,Q3,Q4,ALM:OUT STD_LOGIC);END suocunqi;ARCHITECTURE suocunqi_mk OF suocunqi ISBEGIN PROCESS(CLK) BEGINIF CLR=0THEN Q1=0; Q2=0; Q3=0; Q4=0; ALM=0; ELSIF CLKEVENT AND CLK=1THEN -检测CLR为高电平，则有人抢答 Q1=
7、D1; Q2=D2; Q3=D3; Q4=D4; ALMQQQQQ=0000;END CASE;END PROCESS;END zhuanhuan_mk;转换模块程序调试波形如图3-6所示，通过此模块将D1D2D3D4的输入结果转换成Q1Q2Q3Q4这种四位二进制数，当D1=1，其他三位为0时，输出Q为“0001”；当D2=1，其他三位为0时，输出Q为“0010”；当D3=1，其他三位为0时，输出Q为“0011”；当D4=1，其他三位为0时，输出Q为“0100”；其他情况下，输出Q为“0000”。图3-6 转换模块仿真波形图3.4 选择输出功能 选择输出模块sanxuanyi如图3-7所示，用
8、两个四位二进制数表示倒计时，其中D1为高位，D2为低位，用一个四位二进制数D3表示抢答号，输出信号Q1和Q2，其中Q1和Q2作为显示模块中数码管的输入值。通过SEL的值控制Q1和Q2输出抢答号或者倒计时，当SEL=0时为输出倒计时状态，Q1代表高位，Q2代表低位；当SEL=1时，为显示抢答号状态，Q1输出为0，Q2的输出代表抢答者编号。图3-7 sanxuanyi模块 选择输出模块源代码如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY sanxuanyi ISPORT(SEL:IN STD_LOGIC; D1,D2,D3:IN STD_LOG
9、IC_VECTOR(3 DOWNTO 0); Q1,Q2 : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END sanxuanyi;ARCHITECTURE sanxuanyi_mk OF sanxuanyi IS BEGINPROCESS(SEL,D1,D2,D3)BEGINIF SEL=1 THEN Q1=0000;Q2=D3;ELSE Q1=D1;Q2=D2;END IF;END PROCESS; END sanxuanyi_mk;选择输出模块程序调试波形如图3-8所示，由SEL控制Q的输出，当SEL为1时，将D3赋给Q2,“0000”赋给Q1，输出结果代表抢答者
10、编号；当SEL为0时，将D2赋给Q2，D1赋给Q1，输出结果代表倒计时。图3-8 选择输出模块仿真波形图3.5 倒计时功能 倒计时模块daojishi如图3-9所示，用两个四位二进制数表示倒计时，定义变量HH，LL，由时钟CLK和使能信号EN控制，其中EN的值由锁存器模块中的ALM控制。当倒计时至HH=0，LL=0时，发出声音停止计时，输出H（XXX），L(XXX)。图3-9 daojishi模块 倒计时模块源代码如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY daojishi
11、 ISPORT(CLK,EN:IN STD_LOGIC; H,L:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); SOUND:OUT STD_LOGIC);END daojishi;ARCHITECTURE daojishi_mk OF daojishi ISBEGINPROCESS(CLK,EN)VARIABLE HH,LL:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINIF CLKEVENT AND CLK=1THENIF EN=1THEN -EN=1驱动倒计时模块开始倒计时 SOUND=0; HH:=1001; LL:=1001;ELSIF LL=0 THEN IF HH=0 THEN SOUND=1; -倒计时至0时，输出超时报警信号 ELSE LL:=1001; HH:=HH-1;
