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1、专题一 FPGA在数字图像处理中的应用实验一 VGA图像显示控制器设计一、实验原理VGA 接口及设计参数VGA接口是与显示器进行通信的唯一接口。通过CPLD/FPGA器件对RGB信号、行同步信号、场同步信号等信号的控制，并参照有关标准，可以实现对VGA显示器的控制。由此可见，了解接口标准，控制时序和设定恰当的参数是系统设计的关键。参照VGA主要参数的工业标准，像素输出频率为25.175MHz；行频（线频率）为31.469KHz；场频（刷新率）为59.94Hz.参数设计原理以及行同步信号（Ta）与显示信号（Td）的关系如图1所示。图1 VGA行扫描、场扫描时序示意图VGA 图像控制器的设计方案V
2、GA图像控制器是一个较大的数字系统。采用模块化设计原则，借鉴自顶而下的程序设计思想，进行功能分离并按层次设计。将VHDL硬件描述语言设计与原理图设计相结合，逐一对每个功能模块进行仿真，使顶层VGA图像控制器的模块实体仿真综合得以顺利通过。对于信息量大的彩色图像显示，可将像素点数据存于FPGA内部的EAB RAM、外部的ROM或RAM中。图2 VGA图像控制器框图二、实验要求1、VGA彩条信号显示控制器设计。根据EDA技术实用教程中P381的相关内容，设计实现VGA彩条信号显示控制器。(1) 实验内容1：完成VGA彩条信号显示的验证性实验。根据图13-13引脚锁定：R、G、B分别接PIO60、P
3、IO61、PIO63；HS、VS分别接PIO64、PIO65；CLK接clock9（12MHz），MD接PIO0控制显示模式。接上VGA显示器，选择模式5，下载COLOR.SOF；控制键1，观察显示器工作（如果显示不正常，将GW48系统右侧开关拨以下，最后再拨回到“TO_MCU”）。(2) 实验内容2：设计可显示横彩条与棋盘格相间的VGA彩条信号发生器。(3) 实验内容3：设计可显示英语字母的VGA信号发生器电路。(4) 实验内容4：设计可显示移动彩色斑点的VGA信号发生器电路。2、设计与生成图象数据；根据EDA技术实用教程中P387的相关程序，定制放置图象数据的ROM，设计实现VGA图像控制
4、器。(1) 实验内容1：根据图13-4和程序例13-2，完成VGA彩条信号显示的验证性实验。设计与生成图象数据；根据例13-3中imgrom元件的接口，定制放置图象数据的ROM。(2) 实验内容2：硬件验证例13-2/3，选择模式5，引脚连接方式仍同图13-13，只是时钟输入clk50MHz接clock0，选择频率50MHz的时钟信号。在EDA系统上接上VGA显示器，下载后观察图形显示情况。(3) 实验内容3：为此设计增加一个键，控制输出图象的正色与补色。(4) 实验内容4：为了显示更大的图象，用外部ROM取代FPGA的内部ROM，即imgrom元件，电路结构参考图13-4，引脚锁定参考电路结
5、构图NO.5图中的ROM 27C020/27C040与FPGA的引脚连接情况。clock0接50MHz，GW48 EDA系统左下角的拨码开关的“ROM使能”拨向下（如果显示不正常，将EDA系统右侧开关拨以下，最后再拨回到“TO_MCU”）。选择模式5，键1控制图象的正色与补色显示。注意，实验结束后将拨码开关的“ROM使能”拨向上还原。 （5）应用VIP_board开发板显示字符。实验二 图像采集控制器的设计一、实验原理采用FPGA作为主控器件，首先对CMOS视频图像传感器进行配置，将所需的控制字通过I2C总线送入CMOS传感器中进行初始设置。然后将视频图像采集部分采集来的数据存入存储器中。并能
6、在VGA显示器上显示。二、实验要求利用FPGA模拟I2C总线控制器，设计并实现图像采集控制器。（1）应用VIP_board开发板实现OV7725图像采集传感器的控制器的设计。（2）应用友晶DE-70开发板实现MT9M111图像采集传感器的控制器的设计。专题二 基于FPGA的电子测量系统的设计实验一 基于DDS技术的信号发生器一、实验原理 直接数字频率合成器DDS的组成见图1.图1 DDS原理简图它由相位累加器、只读存储器(ROM)、数模转换器(DAC)及低通平滑滤波器(LPF)构成.在时钟脉冲的控制下，频率控制字K由累加器累加得到相应的相码，相码寻址ROM进行相码-幅码变换输出不同的幅度编码，
7、再经过数模变换器得到相应的阶梯波，最后经低通波器对阶梯波进行平滑，即得到由频率控制字K决定的连续变化的输出波形. 性能指标：1.输出带宽当频率控制字K=1 时（即：向相位累加器中送入的累加步长为1），则输出的最低频率为式中，fc 为系统时钟频率，N 为相位累加器的位数。当相位累加器位数很高时，最低输出频率可达到mHz ，甚至更低，可以认为DDS 的最低合成频率为零频。DDS 最高输出频率受限于系统时钟频率和一个周波波形系列点数，在时钟频率为fc、采样点数为M（存储深度）下，最高输出频率为：这是一个比较大的数值，所以，DDS 相对其它频率合成技术，其带宽得到了极大的提高。2.频率、幅度、相位分辨
8、率频率分辨率也就是频率的最小步进量，其值等于DDS 的最低合成频率。根据相位累加器位数的不同有着不同的频率分辨率。由DDS 最低合成频率接近零频知，其频率分辨率可达到零频。所以DDS相比其它频率合成技术有精密的频率分辨率。精细的频率分辨率使得输出频率十分逼近连续变化。幅度的分辨率决定于幅度控制的DAC 的位数：式中，N 为幅度控制的DAC 的位数，Vref 为幅度控制的DAC 的参考电压。相位差的分辨率与一个周波采样点数M 成反比，从上可看出，DDS 技术可根据实际需要，对频率分辨率、幅度分辨率以及相位差分辨率进行灵活控制。二、实验内容（1）实验内容1：根据EDA技术实用教程中P356的相关内
9、容，依据例11-12至例11-13完成仿真，并由仿真结果进一步说明DDS的原理。完成编译和下载。选择模式1；其中键2、键1输入8位频率字FWORD；键4、键3输入8位相位字PWORD（此例中只将相位字设为常数）；利用GW48系统ADDA板上的10位D/A输出波形，用示波器观察输出波形（示波器探头接ADDA板的“PA”输出口）。注意，FPGA（EP1C3）与ADDA（设为B型）板上A/D的引脚连接锁定参考附图16。注意打开实验箱上的+/-12V电源。实验中，clock0可以选择12MHz或50MHz作为A/D的工作频率；按动键2，键1可以看到输出正弦波频率的提高。(2) 实验内容2：例11-14
10、后的程序将32位频率字作了截断，是8位。如果不作截断，修改其中的程序，并设法在GW48实验系统上完成实验（提示，增加2个锁存器与单片机通信）。(3) 实验内容3：将上例改成频率可数控的正交信号发生器，即使电路输出两路信号，且相互正交，一路为正弦(sin)信号，一路为余弦(cos)信号（此电路可用于正交方式的信号调制解调）。(4) 实验内容4：利用上例设计一个FSK信号发生器，并硬件实现之。（5）实验内容5：利用VHDL完成10位输出数据宽度的移相信号发生器的设计，其中包括设计正弦波形数据MIF文件（数据深度1024、数据类型是10进制数）；给出仿真波形。最后进行硬件测试，对于GW48系统，选择
11、模式1：时钟接法参考以上实验1-28）；用键4、3控制相位字PWORD输入，键2、1控制频率字FWORD输入。观察他们的李萨如图形。然后修改设计，增加幅度控制电路（可以用一乘法器控制输出幅度）；最后可利用MATLAB设计和硬件实现。（6）实验内容6：设计具有扫频功能的波形发生器，扫速可数控，点频扫频可控。实验二 可变量程数字频率计一、 频率计测量原理频率计的主体部件是一个带门控计数端的计数器（测量计数器），输入信号经整形后由此计数器计数。控制测量计数器的开门计数时间恰好为1秒，则测量计数器的计数值就是输入信号的频率。可改变开门计数时间，即可改变频率计的量程。如使开门时间为0.01秒，则频率计的
12、量程为x100，以此类推。这种频率计的测量精度取决于以下几个方面： 闸门时间的精度。一般情况下，闸门脉冲是由石英晶体振荡器产生的。 由于闸门与被测的信号不同步，在闸门的开启和关闭边沿，会造成多计或少计一个被测脉冲。这是这种频率计的固有系统误差（1个最低有效数字）。尤其在测量较低频率信号时，这种误差的影响特别明显。要减小这种误差，可以加大闸门时间。但加大闸门时间降低了测量速度，而且在被测频率相当低时，实际上要单纯依靠加大闸门时间来提高精度几乎是不可能的。例如测量低到数赫兹的信号，要保证4位有效数字，则闸门时间要长达10000秒，即三小时！一个有效的解决办法是测量周期，即用被测信号作为闸门，而计数
13、器对内部的一个高速基准信号进行计数。这样由于该基准信号频率较高，相对来说计数值较大，所以闸门边沿造成的误差相对降低。但这个方法也有其局限性，主要是由于器件的响应速度限制，基准信号的频率不可能无限升高。因此该方法一般用于测量较低的频率。例如，由于器件的速度限制，基准信号的最高频率为50MHz，要求保证有5位有效数字，则被测的信号最高频率大致为50MHz100000500Hz。在上述方法中，要提高被测频率的上限可以采用改良的测量周期方案。此方案采用若干个被测周期作为计数闸门，即先将输入信号分频再作为闸门脉冲。这样，由于闸门时间相对增大，可测量的频率上限得以提高。若输入分频系数为N，则被测信号的频率
14、上限提高N倍。 除此之外，还有其他一些测量方法。例如可以将上述两种方法（直接测频和测周期）相互结合。在本实例的设计中，为简单起见，我们只用第一种方法。 二、 实验要求在实验板上构造一个五位数字频率计。要求分成四档测量范围， l、10、100和l000。在l档，测量范围为1Hz到99999Hz，余此类推。最高测量频率为99999ktiz（1000档。实际上受ispLSI1016器件限制，不可能测量如此高的频率）。测量范围的选择由按键手控，但要有指示灯显示。另外，输入频率大于实际量程要有溢出显示。三、设计方案（一）、测量计数器的设计由于要求频率计为五位，所以测量计数器为一个五位十进制带计数控制端的
15、计数器，实际使用了5个系统宏单元CDU14。输入信号由CLK输入。计数器的使能端EN接闸门脉冲。另设一个溢出寄存器，当测量计数器溢出即最后一位产生进位时，该寄存器置1。（二）、控制脉冲设计控制测量计数器的开门计数时间即闸门脉冲的宽度，可改变频率计的量程。为此，设计一个宽度可变（ls、0，1s、001s、0.001s）的闸门脉冲来控制测量计数器：闸门打开时允许计数，否则禁止计数。当闸门脉冲宽度为ls时，频率计的量程为1，当闸门脉冲宽度为01s时，频率计的量程为10，等等。为了保证频率计有足够的显示时间，两次闸门脉冲之间应该有土定的显示间隔时间。为了保证测量计数器每次从零开始计数，在闸门打开之前，要先发一个清零脉冲将测量计数器清零。闸门脉冲、显示间隔、清零脉冲诸信号由闸门计数器产生。（三）、闸门计数器的设计首先将12Mhz的晶体振荡器的振荡信号进行12000分频 （由二个12进计数器和3个十进计数器构成），得到1000Hz的基准脉冲信号。将这个基准信号作为闸门计数器的CLK。闸门计数器是一个带并行加载输入端的12位计数器（由3个二进计数器CBU34构成），共能计4096个数（O4095）。当闸门计数器计数到2048时，闸门计数器的最高位变l，利用这个最高位作为频率测量计数器的异步清零信号，同时作为闸门计数器的并行加载信号。在下一个基准脉冲信号来到时，
